技术领域
[0001] 本
发明涉及静态随机存储器，且特别涉及静态随机存储器的写操作。
背景技术
[0002] 自从CMOS工艺进入65纳米(nanometer)后，静态随机存储器(SRAM：static random access memory)存储单元(cell)的
稳定性就受到了挑战。由于晶体管的最小尺寸很难精确控制，随机掺杂
波动的影响也随着工艺
精度的提高而加大，这些因素很容易使晶体管的
阈值(threshold)改变，对静态随机存储器的存储单元写裕度(write margin)有很不利的影响。
[0003] 请参照图1和图2。图1是已知的静态随机存储器的存储单元
电路图，存储单元是由两个
反相器(inverter)组成的
锁存器(latch)，写入数据时必须让反相器翻转。存储单元进行写操作时，晶体管PU、TG和位线(bit line)BL构成一个分压回路，其等效电路如图2所示。如果因为晶体管的宽度和长度变化，或因为随机掺杂波动，使得PU的阈值降低和(或)TG的阈值升高，就会使
节点nv1的
电压升高，不利于反相器翻转，写裕度减小。
[0004] 请参照图3和图4。图3是图1的存储单元的写操作成功时的字线(wordline)WL电压以及节点nv0和nv1电压的时序图，从nv0和nv1的电压可看出存储单元的两个反相器在字线电压的有效期间成功翻转，数据写入成功。图4则是图1的存储单元的写操作失败的时序图，由于上述的写裕度减小，反相器没有在字线电压的有效期间翻转，数据写入失败。一旦写入失败，表示这个静态随机存储器不可靠，这是不能允许的。
[0005] 目前有几种方法能提高存储单元的写裕度，其共同点是在进行写操作时降低存储单元电压，以提高写裕度。请参照图2的分压回路，在写操作时将单元电压VDD降到比字线WL的开启电压更低，可提高晶体管PU导通时的等效
电阻，进而降低节点nv1的电压，更有利于两个反相器的翻转。以下逐一说明提高写裕度的传统方案。
[0006] 图5是K.Zhang等人在美国
专利公开案编号2006/0067134提出的电路。此电路采用双电源概念，在读操作时选择电源电路501的高
电源电压VDD_HI作为存储单元电压，在写操作时选择电源电路502的低电源电压VDD_LOW作为存储单元电压。这个电路的缺点是电路设计和时序控制复杂，因为读写时必须切换VDD_HI和VDD_LOW，电压不易稳定控制。而且VDD_HI和VDD_LOW都是固定的，不会跟随工作电压VDD的波动而改变，如果工作电压VDD的波动范围较大就不适用。
[0007] 图6是RENESAS公司在美国专利公开案编号2006/0262628提出的电路。此电路采用悬空(floating)列电压的概念。在写操作时，位线BL和BLB的不同值会通过与非
门(NAND gate)602关闭控制单元电压VDD的PMOS
场效应晶体管(p-channel metal oxide semiconductor field effect transistor)603，使单元电源线601悬空。写操作时NMOS场效应晶体管(n-channel metaloxide semiconductor field effect transistor)604会开启，单元电源线601上的电荷会沿虚线方向流入位线BL，使单元电压降低。这个电路的缺点是不适用于太长的存储单元列。因为位线长度会影响其电容，如果位线太长，电容太大，单元电压降低幅度就会减小，对写裕度的帮助有限。
[0008] 图7是RENESAS公司在论文″A 65-nm SoC Embedded 6T-SRAMDesigned for Manufacturability with Read and Write Operation StabilizingCircuits″中提出的电路。此电路采用电荷共用(charge sharing)以降低单元电压的概念，除了一般存储单元列包括的单元电源线701以外，还增加了一条附加金属线702。在写操作时，控制单元电压VDD的PMOS场效应晶体管703关闭，NMOS场效应晶体管704开启，使单元电源线701上的电荷沿虚线方向流入附加金属线702，使单元电压降低。此电路的缺点是单元电压降幅不容易精确控制，因为单元电压降幅取决于单元电源线701和附加金属线702的电容比值，而且
导线电容不容易精准匹配，所以会影响单元电压降幅精度。
发明内容
[0009] 本发明提供一种静态随机存储器以及形成与控制随机存储器的方法，可在写操作时降低存储单元电压以提高写裕度，而且不具备以上已知技术的各项缺点。
[0010] 本发明提出一种静态随机存储器，包括
跟踪列、正常列、单元电压控制电路、以及单元电压下拉电路。跟踪列包括第一单元电源线和多个第一存储单元，其中上述多个第一存储单元自第一单元电源线接收单元电压。正常列包括第二单元电源线和多个第二存储单元，其中上述多个第二存储单元自第二单元电源线接收单元电压。单元电压控制电路耦接于第一单元电源线以及第二单元电源线，用以在静态随机存储器的写操作开始之前导通工作电压、第一单元电源线、以及第二单元电源线，并且在写操作开始之后隔断工作电压、第一单元电源线、以及第二单元电源线。单元电压下拉电路耦接于第一单元电源线以及第二单元电源线，用以在写操作开始之后使跟踪列和正常列的单元电压下降，并且在跟踪列的单元电压下降到一预设电压时停止正常列的单元电压下降。
[0011] 在本发明一
实施例中，上述的跟踪列以及正常列的结构完全相同。
[0012] 在本发明一实施例中，上述的单元电压控制电路包括第一
开关和第二开关。第一开关耦接于工作电压与第一单元电源线之间，根据一全局写使能
信号而开启或关闭。第二开关耦接于工作电压与第二单元电源线之间，根据全局写使能信号而开启或关闭。
[0013] 在本发明另一实施例中，上述的单元电压控制电路包括第一开关和第二开关。第一开关耦接于工作电压与第一单元电源线之间，根据全局写使能信号而开启或关闭。第二开关耦接于工作电压与第二单元电源线之间，根据一列写使能信号而开启或关闭。
[0014] 在本发明一实施例中，上述的第一开关和第二开关皆为PMOS场效应晶体管，全局写使能信号和列写使能信号在写操作开始时从逻辑低电位上升到逻辑高电位，在写操作完成后从逻辑高电位下降到逻辑低电位。
[0015] 在本发明一实施例中，上述的单元电压下拉电路包括第三开关、第四开关、以及探测器。第三开关耦接于第一单元电源线与地电压之间，根据全局写使能信号而开启或关闭。第四开关耦接于第二单元电源线与地电压之间。探测器则耦接于第一单元电源线与第四开关之间，根据跟踪列的单元电压控制第四开关的开启与关闭。
[0016] 在本发明一实施例中，上述的预设电压是工作电压的一个预设比例，而且第三开关和第四开关的
电流驱
动能力呈另一预设比例。
[0017] 在本发明一实施例中，上述的第三开关和第四开关皆为NMOS场效应晶体管。
[0018] 在本发明一实施例中，上述的探测器在跟踪列的单元电压下降到预设电压之前使第四开关开启，而且在跟踪列的单元电压下降到预设电压之后使第四开关关闭。
[0019] 在本发明一实施例中，上述的探测器为与门(AND gate)。上述与门的第一输入端耦接于第一单元电源线，用以接收跟踪列的单元电压。与门的第二输入端接收列写使能信号。与门的输出端耦接于第四开关，用以控制第四开关的开启与关闭。上述的预设电压为与门的输出翻转电压。
[0020] 在本发明一实施例中，上述的单元电压下拉电路还包括一
缓冲器。此缓冲器耦接于第一单元电源线与探测器之间，用以提高跟踪列的单元电压驱动探测器的能力。
[0021] 延续以上说明，本发明另提供一种形成(譬如说是设计或生产)随机存储器的方法，包括：提供一跟踪列，其包括第一单元电源线和多个第一存储单元，其中上述多个第一存储单元自第一单元电源线接收单元电压；提供一正常列，其包括第二单元电源线和多个第二存储单元，其中上述多个第二存储单元自第二单元电源线接收单元电压；提供一单元电压控制电路，使其耦接于第一单元电源线以及第二单元电源线，用以在该随机存储器的一写操作开始之前导通一工作电压、该第一单元电源线、以及该第二单元电源线，并且在该写操作开始之后隔断该工作电压、该第一单元电源线、以及该第二单元电源线；并提供一单元电压下拉电路，使其耦接于第一单元电源线以及第二单元电源线，用以在该写操作开始之后使该跟踪列和该正常列的单元电压下降，并且在该跟踪列的单元电压下降到一预设电压时停止该正常列的单元电压下降。此方法可运用于
电子设计辅助(CAD：computer-aided design)
软件这一类的存储器设计工具或所谓的存储器编译器(memory compiler)。
[0022] 延续前述说明，本发明另提供一种控制随机存储器的方法。此随机存储器中设有至少一第一列(如前述的追踪列)与一第二列(如前述的正常列)；该第一列与该第二列中分别设有一单元电源线和至少一存储单元，各存储单元分别根据一对应的单元电压而运作，各存储单元分别自第一列或第二列的单元电源线接收单元电压；而该方法包含了下列步骤：在写操作开始时，使第一列中的单元电源线与一定值工作电压隔断而使该第一列中各存储单元的单元电压开始改变，同时使第二列中的单元电源线与该定值工作电压隔断而使该第二列中各存储单元的单元电压开始改变。其中，在使该第二列中各存储单元的单元电压开始改变时，本发明就可根据该第一列中各单元电压的改变量控制该第二列中各单元电压的改变量。
[0023] 本发明可以在先进CMOS工艺下提高静态随机存储器的写裕度，避免失败写操作。本发明利用结构相同的跟踪列和正常列，以及两个开关的电流驱动能力比例，来控制写操作时的单元电压下降。因此本发明适用于较宽的工作电压范围，适用于各种位线长度的静态随机存储器架构，而且可精确调节存储单元电压的下降幅度。
[0024] 为让本发明的上述特征和优点能更明显易懂，下文特举优选实施例，并配合
附图，作详细说明如下。
附图说明
[0025] 图1是已知的静态随机存储器的存储单元电路图。
[0026] 图2是图1的存储单元进行写操作时的分压回路示意图。
[0027] 图3和图4是图1的存储单元进行写操作的信号时序图。
[0028] 图5至图7是已知的可降低存储单元电压的静态随机存储器电路示意图。
[0029] 图8是依照本发明一实施例的一种静态随机存储器的部分电路图。
[0030] 图9是图8电路进行写操作时的信号时序图。
[0031] 图10是图8电路的单元电压降低时的等效电路图。
[0032] 图11是依照本发明另一实施例的一种静态随机存储器的部分电路图。
[0033] 图12是依照本发明一实施例的静态随机存储器的电路示意图。
[0034] 【主要元件符号说明】
[0035] 501、502：电源电路
[0036] 601：单元电源线
[0037] 602：与非门
[0038] 603：PMOS场效应晶体管
[0039] 604：NMOS场效应晶体管
[0040] 701：单元电源线
[0041] 702：附加金属线
[0042] 703：PMOS场效应晶体管
[0043] 704：NMOS场效应晶体管
[0044] 810：跟踪列
[0045] 811：单元电源线
[0046] 820：正常列
[0047] 821：单元电源线
[0048] 830、1110-111n：与门
[0049] 1120：缓冲器
[0050] 1130：跟踪列
[0051] 1131：单元电源线
[0052] 1201：行译码电路和字线驱动电路
[0053] 1202：单元电压控制电路
[0054] 1203：跟踪列
[0055] 1204：单元电压下拉电路
[0056] 1205：地址预译码电路和时序控制电路
[0057] 1206：列译码电路和位线预充电电路
[0058] 1207：读放大电路
[0059] 1208：写驱动电路
[0060] A、B、C：电路节点
[0061] ADDR：地址信号
[0062] BL、BL0-BLn、BL_tk、BLB、BLB0-BLBn、BLB_tk：位线
[0063] C1、C2：等效电容
[0064] CADDR：列地址
[0066] CS：片选信号
[0067] CWEN、CWEN0-CWENn：列写使能信号
[0068] GWEN：全局写使能信号
[0069] I1、I2：电流
[0070] N0-Nn、NTK：NMOS场效应晶体管
[0071] nv0、nv1：电路节点
[0072] PD：NMOS场效应晶体管
[0073] P0-Pn、PTK、PU：PMOS场效应晶体管
[0075] RADDR：行地址
[0076] RDATA：读数据
[0077] T1-T3：时间点
[0078] TG：NMOS场效应晶体管
[0079] VDD、VDD_HI、VDD_LOW、VDD_tk、VDD0-VDDn：工作电压或单元电压[0080] VSS：地电压
[0081] WDATA：写数据
[0082] WL、WL0-WLn：字线
[0083] WLCTRL：字线控制信号
具体实施方式
[0084] 图8是依照本发明一实施例的一种静态随机存储器的部分电路图。图8的静态随机存储器包括跟踪列810、正常列820、PMOS场效应晶体管PTK、P0、NMOS场效应晶体管NTK、N0、以及与门830。跟踪列810是本实施例的特殊设计，用途在后面说明。跟踪列810包括单元电源线811以及多个存储单元(图8仅绘示两个存储单元，但本发明并不以此为限)。跟踪列810的存储单元自单元电源线811接收单元电压。正常列820用以存储位数据(bit data)，包括单元电源线821以及多个第二存储单元(图8仅绘示两个存储单元，但本发明并不以此为限)。正常列820的存储单元自单元电源线821接收单元电压。
[0085] PMOS场效应晶体管PTK耦接于工作电压VDD与单元电源线811之间，PMOS场效应晶体管P0耦接于工作电压VDD与单元电源线821之间，NMOS场效应晶体管NTK耦接于单元电源线811和地电压VSS之间。PTK、P0和NTK都是根据全局写使能信号GWEN而开启或关闭。NMOS场效应晶体管N0则耦接于单元电源线821和地电压VSS之间，根据与门830的输出而开启或关闭。在本发明的其他实施例中，PTK、P0、NTK以及N0可以置换成其他种开关装置，只要能跟随各自的控制信号而开启或关闭即可。
[0086] 与门830有两个输入端和一个输出端，其中第一个输入端耦接于单元电源线811以接收跟踪列810的单元电压，第二个输入端接收列写使能信号CWEN，输出端则耦接于NMOS场效应晶体管N0，以控制N0的开启与关闭。
[0087] 图8电路的设计目的是降低正常列820的单元电压。跟踪列810是正常列820的完全复制，两列的结构完全相同，正常列820的单元电压会跟随跟踪列810的单元电压，同步降低。
[0088] 图9绘示本实施例的静态随机存储器进行写操作时，全局写使能信号GWEN和列写使能信号CWEN的时序，以及图8电路中A、B、C这三个节点的电压时序。A点电压是跟踪列810的单元电压。B点电压是与门830的
输出电压，也就是NMOS场效应晶体管N0的控制电压。C点电压是正常列820的单元电压。以下配合图8和图9说明本实施例的写操作过程。
[0089] 首先，在时间点T1之前，全局写使能信号GWEN和列写使能信号CWEN处于逻辑低电位(VSS)，场效应晶体管PTK和P0开启，NTK和N0关闭。在工作电压VDD的作用下，跟踪列810和正常列820的单元电压都上升到VDD。
[0090] 接下来，写操作在时间点T1开始。全局写使能信号GWEN和列写使能信号CWEN在时间点T1从逻辑低电位(VSS)上升到逻辑高电位(VDD)，使场效应晶体管PTK和P0关闭，NTK开启。因为A点电压还保持在高电位，而且列写使能信号CWEN升上高电位，所以与门830的输出端B点的电压也升上高电位，使场效应晶体管N0开启。在NMOS场效应晶体管NTK和N0接地的作用下，跟踪列810和正常列820的单元电压开始下降。
[0091] 在时间点T2，跟踪列810的单元电压下降到与门830的输出翻转电压VDD/2，使与门830的输出电压翻转为低电位，关闭场效应晶体管N0，正常列820的单元电压因此停止下降。正常列820的单元电压在T2到达最低点，此时写裕度最高，写操作就在此时完成。然后在时间点T3，全局写使能信号GWEN和列写使能信号CWEN从逻辑高电位下降到逻辑低电位，使场效应晶体管PTK、P0开启，NTK关闭，使图8电路回复到T1之前的初始状态。
[0092] 以下分析时间点T1和T2之间正常列820的单元电压下降幅度。图10绘示T1到T2之间跟踪列810和正常列820的单元电压下降的等效电路，其中C1和C2分别是单元电源线811和821的等效电容，I1和I2分别是单元电源线811和821的电流。假设Q1和Q2分别是电容C1和C2存储的电荷，U1和U2分别是跟踪列810和正常列820的单元电压，可得到下列等式。
[0093] Q1＝C1*U1
[0094] Q2＝C2*U2
[0095] 假设T2-T1＝ΔT，ΔU1和ΔU2分别是U1和U2在时间点T1和T2之间的降幅，可得到下列等式。
[0096] I1*ΔT＝C1*ΔU1
[0097] I1*ΔT＝C1*(VDD-VDD/2)
[0098] I2*ΔT＝C2*ΔU2
[0099] ΔU2＝(VDD-VDD/2)*I2/I1*C1/C2
[0100] 因为跟踪列810和正常列820的结构完全相同，所以C1＝C2。在本实施例中，NMOS场效应晶体管NTK的电流驱动能力是N0的N倍，N为预设正整数，这可以通过NTK和N0的栅极(gate)宽度比例或宽长比(aspectratio)比例来达成。因此I1＝N*I2。将上述等式继续推导可得以下结果。
[0101] ΔU2＝VDD/2*1/N＝VDD/2N
[0102] ΔU2就是本实施例的静态随机存储器在写操作时的正常列单元电压下降幅度。从上面的等式可知ΔU2与工作电压VDD成正比，所以能跟踪工作电压在真实应用环境的波动变化，适用于各种工作电压范围。因为跟踪列和正常列的结构完全相同，等效电容相同，在ΔU2的推导过程互相抵消，所以ΔU2与等效电容无关，适用于各种位线长度的架构。而且ΔU2和工作电压VDD呈一预设比例(1∶2N)，只要调整NMOS场效应晶体管NTK和N0的电流驱动能力比例，就可以对ΔU2进行精细调整。
[0103] 在本发明其他实施例中，可以将NTK和N0的电流驱动能力设定为N1∶N2，其中N1和N2都是预设正整数。如此ΔU2和VDD的比例就成为N2∶2*N1，这样可以对ΔU2作更精细的调整。
[0104] 在本发明其他实施例中，与门830可以用其他探测器来替代。此探测器可以耦接在单元电源线811与场效应晶体管N0之间，在跟踪列810的单元电压下降到一个预设电压之前使N0开启，并且在跟踪列810的单元电压下降到上述预设电压之后使N0关闭。为了跟踪工作电压VDD的波动变化，这个预设电压可以是工作电压VDD的一个预设比例，例如前面实施例的VDD/2。
[0105] 图11为本发明另一实施例的静态随机存储器的部分电路图。如图11所示，这个静态随机存储器包括多个存储单元，存储单元组成多个列，最左边的是跟踪列1130，其余是存储位数据的正常列。无论是跟踪列或正常列，每一列的结构完全相同。
[0106] 图11电路和图8电路的主要差别是每个正常列上方的PMOS场效应晶体管P0-Pn的栅极是接收各自对应的正常列的列写使能信号CWEN0-CWENn，不像图8的PMOS场效应晶体管P0的栅极是接收全局写使能信号GWEN。这是因为在包括多个正常列的电路中不可能同时将所有正常列使能，图11电路的上述改变并不影响图9所示的任一信号时序。
[0107] 图11电路和图8电路的另一差别是包括缓冲器(buffer)1120。缓冲器1120耦接于跟踪列1130的单元电源线1131和每一正常列下方的与门1111-111n之间，作用是提高跟踪列1130的单元电压驱动与门1111-111n的能力。
[0108] 图12是本发明另一实施例的静态随机存储器的完整电路示意图。此电路包括行译码电路和字线驱动电路1201、单元电压控制电路1202、跟踪列1203、多个正常列的存储单元、单元电压下拉电路1204、地址预译码电路和时序控制电路1205、列译码电路和位线预充电电路1206、读放大电路1207、以及写驱动电路1208。
[0109] 单元电压控制电路1202相当于图8的PMOS场效应晶体管PTK和P0，或图11的PMOS场效应晶体管PTK和P0-Pn。单元电压控制电路1202的作用是在静态随机存储器的写操作开始之前导通工作电压VDD、跟踪列1203、以及进行写操作的正常列，并且在写操作开始之后隔断工作电压VDD、跟踪列1203、以及进行写操作的正常列。
[0110] 单元电压下拉电路1204相当于图8的NMOS场效应晶体管NTK、N0、以及与门830，或图11的NMOS场效应晶体管NTK、N0-Nn、与门1110-111n、以及缓冲器1120。单元电压下拉电路1204的作用是在写操作开始之后使跟踪列1203和进行写操作的正常列的单元电压下降，并且在跟踪列1203的单元电压下降到上述的预设电压时停止进行写操作的正常列的单元电压下降。
[0111] 至于其他电路，地址预译码电路和时序控制电路1205接收地址ADDR、时钟信号CLK、以及片选信号(chip select)CS，将地址ADDR译码为行地址RADDR和列地址CADDR，并控制静态随机存储器的信号时序。行译码电路和字线驱动电路1201接收行地址RADDR和字线控制信号WLCTRL，根据行地址RADDR选择静态随机存储器其中一行，以进行读写操作。列译码电路和位线预充电电路1206接收列地址CADDR和读写控制信号R/W，根据列地址CADDR选择静态随机存储器其中一列，以进行读写操作。如果目前进行的是读操作，列译码电路和位线预充电电路1206会先将受选择的一对位线预充电(pre-charge)到VDD。读放大电路(sense amplifier)1207用来放大读操作时的位线电压，输出自存储单元读取的数据RDATA。写驱动电路1208用以接收写操作的输入数据WDATA，将WDATA写入受选择的存储单元。
[0112] 综上所述，本发明引入结构和正常列相同的跟踪列，藉以降低写操作时的存储单元电压。本发明可提高静态随机存储器的写裕度，适用于各种列长度的存储器架构，适合各种工作电压范围，而且单元电压的下降幅度可以精确控制。此外，因为跟踪列是正常列的完全复制，本发明可消除全局工艺参数变化的负面影响，版图和电路设计简单。本发明使用原有的静态随机存储器控制信号(全局写使能和列写使能)，不需增加额外时序，也不需变动现有的操作时序，不影响静态随机存储器的读写速度。
[0113] 虽然本发明已以优选实施例公开如上，然其并非用以限定本发明，本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附
权利要求书所界定者为准。
