技术领域
[0001] 本
发明涉及一种
半导体器件及其制造方法，特别是涉及一种具有巨大负／正
热膨胀系数介质材料的浅沟槽隔离(STI)及其制造方法。
背景技术
[0002] 随着集成
电路的规模持续提高以及尺寸持续缩小，器件单元之间的绝缘隔离变得越来越重要，传统的场
氧隔离因为制作工艺的限制在隔离区边缘会存在隔离氧化物减薄的“鱼嘴”效应，使得高
密度、小尺寸器件的隔离性能下降。为此,业界目前多采用浅沟槽隔离(shallow trench isolation,STI)，如图1所示，也即在有源区周围
刻蚀衬底1(可为单晶体
硅，或者为包括埋氧层2的绝缘体上硅(SOI))形成通常纵深比(AR)比较大的沟槽，然后在沟槽中沉积填充例如为氧化物、氮化物或氮氧化物的STI隔离材料3，通过STI隔离材料3为包围其中的有源区4提供良好的电绝缘隔离保护。常用的STI隔离材料3例如包括
二氧化硅、氮化硅这些非晶态介质材料。然而这些非晶态介质材料中通常会包含较多的电荷，特别是在长时间工作以及受到
辐射之后，这些积累的电荷对器件会产生不利影响，造成器件性能和可靠性降低。
[0003] 此外，在器件之间填充STI隔离材料的过程中，往往需要控制材料或工艺使得STI材料产生一定的压应
力或拉
应力，例如在填充之后加热使得与衬底热
膨胀率不同的STI产生并向
沟道区施加应力(负热膨胀介质材料受热收缩产生拉应力,正热膨胀介质受热膨胀产生压应力)，期望借此来改进器件性能。然而，非晶态介质材料的STI与单晶的衬底之间由于晶格不匹配，难于将应力完整引入器件沟道区，特别是在STI填充过程中可能会在沟槽
侧壁形成孔洞或空隙5，使得沟道区受到的应力减弱乃至消失。因此，这些传统材料的STI难于有效提高器件性能。
[0004] 总之，在现有的STI隔离技术中，传统的非晶态STI填充材料存在寄生电荷与应力
缺陷问题，难以有效提高器件性能，因此亟需一种能有效提高器件性能的新材质和新结构。
发明内容
[0005] 由上所述，本发明的目的在于提供一种能有效提高器件性能的STI结构及其制造方法。
[0006] 为此，本发明提供了一种STI结构，包括衬底以及衬底中的隔离氧化物，其特征在于：在100K
温度下，隔离氧化物的线性
体积膨胀系数的绝对值大于10-4/K。
[0007] 本发明还提供了一种STI结构的制造方法，包括：提供衬底；在衬底上进行
光刻/刻蚀形成浅沟槽；在衬底上以及浅沟槽中沉积隔离氧化物,其中,在100K温度下,隔离氧化物的线性体积膨胀系数的绝对值大于10-4/K；平坦化隔离氧化物直至暴露衬底。
[0008] 其中,沉积隔离氧化物的温度大于器件的
工作温度。其中,沉积隔离氧化物的温度大于400℃,器件的工作温度小于100℃。
[0009] 其中,隔离氧化物为负热膨胀介质材料。其中,隔离氧化物为
钙钛矿型氧化物。其中,隔离氧化物包括Bi0.95La0.05NiO3、BiNiO3、ZrW2O8。
[0010] 其中,隔离氧化物为正热膨胀介质材料。其中,隔离氧化物为
框架材料。其中,隔离氧化物包括Ag3[Co(CN)6]。
[0011] 依照本发明的STI结构及其制造方法，采用100K的温度下线性体积膨胀系数的绝对值大于10-4/K的隔离氧化物来填充STI,大幅度提高了STI的应力，并且避免了STI内电荷聚集,提高了器件的电学性能以及可靠性。
附图说明
[0012] 以下参照附图来详细说明本发明的技术方案，其中：
[0013] 图1为
现有技术的STI的剖面示意图；以及
[0014] 图2至图5为依照本发明的填充有负/正热膨胀介质材料的STI的制造方法各步骤的剖面示意图。
具体实施方式
[0015] 以下参照附图并结合示意性的
实施例来详细说明本发明技术方案的特征及其技术效果,公开了能有效提高器件性能的STI结构及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本
申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
[0016] 图2至图5为依照本发明的填充有负/正热膨胀介质材料的STI的制造方法各步骤的剖面示意图。
[0017] 首先,参照图2,提供衬底10。衬底10依照器件用途需要而合理选择,可包括单晶体硅(Si)、绝缘体上硅(SOI)、单晶体锗(Ge)、绝缘体上锗(GeOI)、锗硅(SiGe)、氮化镓(GaN)、砷化镓(GaAs)、锑化铟(InSb)等等半导体材料。晶片的衬底10上表面可优选采用去离子
水或
超声波清洗,以去除或减少表面缺陷。
[0018] 其次,参照图3,在衬底10中光刻/刻蚀形成浅沟槽20。依照器件版图布局,在衬底10上
旋涂光刻胶(未示出),然后采用光刻板掩模对光刻胶曝光并采用显影液显影,去除需要形成沟槽的区域上的光刻胶,以留下的光刻胶为掩模,采用
等离子体刻蚀等
干法刻蚀技术形成纵深比较大的浅沟槽20。刻蚀完成之后湿法去除光刻胶,并清洗晶片。
[0019] 接着,参照图4,在整个晶片上沉积隔离氧化物30,完全填充浅沟槽20。其中,为了提高STI向器件沟道区施加的应力,隔离氧化物330为巨
热膨胀系数(colossal thermal expansion,CTE)介质材料,也即在约100K的温度下隔离氧化物30的线性体积膨胀系数的绝-4对值大于10 /K 。采用通常的工艺方法沉积形成隔离氧化物30,例如LPCVD、PECVD、HDPCVD、ALD等等。其中,隔离氧化物30的沉积温度要高于器件的工作温度,例如CMOS器件的工作温度为低于约100℃时,隔离氧化物30的沉积温度要大于约400℃,如此使得隔离氧化物30在形成后体积大幅度膨胀或大幅度缩小,从而对器件沟道区施加相应的压应力或拉应力。对于PMOS器件而言,隔离氧化物30采用巨大负热膨胀(CNTE)介质材料,也即在约100K的温度下线性体积膨胀系数小于-10-4/K,其材质例如包括
钙钛矿型氧化物,例如Bi0.95La0.05NiO3、BiNiO3、ZrW2O8等等,这些材料在高温下沉积时体积将缩小而等形成之后填充STI时则因为温度降低从而发生膨胀,对STI包围的器件有源区特别是沟道区产生压应力,从而增大沟道区空穴迁移率,提高器件性能。对于NMOS而言,隔离氧化物30采用巨大正热膨胀(CPTE)介质材料,也即在约100K的温度下线性体积膨胀系数大于10-4/K,其材质可为框架材料(framework material,例如配合物等),例如Ag3[Co(CN)6]等等,这些材料在高温下沉积时体积将增大而等形成之后填充STI时则因为温度降低从而发生收缩,对STI包围的器件有源区特别是沟道区产生拉应力,从而增大沟道区
电子迁移率,提高器件性能。此外,由于上述材质的晶体学特性,其内部或界面处难以积聚电荷,从而避免了积累电荷造成器件失效的问题。
[0020] 最后,参照图5,采
用例如CMP等平坦化工艺处理晶片表面,去除衬底10上表面多余的隔离氧化物30直至暴露衬底10,使得隔离氧化物30与衬底10上表面基本齐平或略微凹陷(例如凹陷深度小于 最终得到的STI结构如图5所示,衬底10中具有STI的隔离氧化物30,其中隔离氧化物30为巨热膨胀系数介质材料,也即在约100K的温度下隔离氧化物30的线性体积膨胀系数的绝对值大于10-4/K。
[0021] 依照本发明的STI结构及其制造方法,采用100K的温度下线性体积膨胀系数的绝对值大于10-4/K的隔离氧化物来填充STI,大幅度提高了STI的应力,并且避免了STI内电荷聚集,提高了器件的电学性能以及可靠性。
[0022] 尽管已参照一个或多个示例性实施例说明本发明,本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外,由所公开的教导可做出许多可能适于特定情形或材料的
修改而不脱离本发明范围。因此,本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例,而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
