电能节省
专利汇可以提供电能节省专利检索，专利查询，专利分析的服务。并且通过将 信号 线弱保持在其最后的时间状态实现电源节省方法，它被响应并可以由外部信号的状态克服。在休眠模式期间，弱保持的信号线状态使用可控制的弱上拉或下拉装置 跟踪 并保持外部信号，从而弱保持的状态可以由具有稍许 电能 消耗消耗的外部驱动信号驱动成不同状态。当休眠模式关闭时，保持器功能被禁用且可以内部地或外部地根据启用线的状态驱动信号线。，下面是电能节省专利的具体信息内容。
1.一种电路，其特征在于，包括：
PAD信号线，可连接到外部主机线；
保持器级，被配置来响应外部主机信号的状态变化将PAD信号线保持在弱保持 状态中。
2.如权利要求1所述的电路，其特征在于，所述弱保持状态是外部信号在时间 上最后的状态。
3.如权利要求1所述的电路，其特征在于，所述保持器电极包括至少一个可控 制的弱上拉装置和至少一个可控制的弱下拉装置。
4.如权利要求3所述的电路，其特征在于，还包括电路系统，其配置使得在弱 上拉装置启用时禁用所述至少一个弱下拉装置，而如果弱下拉装置变成启用时则禁 用所述至少一个弱上拉装置。
5.如权利要求3所述的电路，其特征在于，所述至少一个可控制的弱上拉装置 的控制包括休眠信号和PAD信号的逻辑NAND，而所述至少一个可控制的弱下拉装 置的控制包括反相休眠信号和PAD信号的逻辑NOR。
6.如权利要求1所述的电路，其特征在于，还包括可控制的输出缓冲级，它能 驱动PAD信号的状态，并具有根据启用信号的状态启用和禁用输出缓冲级的电路系 统。
7.如权利要求1所述的电路，其特征在于，还包括休眠信号，它能启用和禁用 保持器级。
8.如权利要求7所述的电路，其特征在于，还包括根据休眠信号的状态控制所 述至少一个弱上拉和所述至少一个弱下拉装置。
9.一种方法，其特征在于，包括：
感应外部信号的状态；
将外部信号的状态存储于PAD信号中，所述PAD信号由保持器级弱保持在所保 存的状态中；
弱保持的PAD信号响应外部信号的状态变化。
10.如权利要求9所述的方法，其特征在于，PAD信号的弱保持状态可由外部信 号克服。
11.如权利要求9所述的方法，其特征在于，还包括使用至少一个可控制的弱 上拉装置和至少一个可控制的弱下拉装置来实现保持器级。
12.如权利要求11所述的方法，其特征在于，还包括当启用所述至少一个弱上 拉装置时禁用所述至少一个弱下拉装置，和当启用所述至少一个弱上拉装置时，禁 用所述至少一个弱上拉装置。
13.如权利要求12所述的方法，其特征在于，还包括用PAD信号和休眠信号的 逻辑NAND控制弱上拉装置，和用反相的休眠信号和PAD信号的逻辑NOR控制所述 至少一个弱下拉装置。
14.如权利要求9所述的方法，其特征在于，还包括根据休眠信号的状态启用 和禁用所述保持器级。
15.如权利要求13所述的方法，其特征在于，还包括根据休眠信号的状态打开 和关闭所述至少一个弱上拉和至少一个弱下拉装置。
16.如权利要求15所述的方法，其特征在于，还包括用集成电路中的平方装置 实现可控制的弱上拉装置和可控制的弱下拉装置。
17.一种系统，其特征在于，包括：
PAD信号线和外部信号线；
电子电路系统，它包括保持器级，被配置来响应外部信号线的状态变化将PAD 信号线弱保持在所存储的状态。
18.如权利要求17所述的系统，其特征在于，弱保持的PAD信号状态是PAD信 号线在时间上最后的状态。
19.如权利要求17所述的系统，其特征在于，保持器级包括至少一个可控制的 弱上拉装置和至少一个可控制的弱下拉装置。
20.如权利要求19所述的系统，其特征在于，包括控制电路系统，被配置来如 果启用所述至少一个可控制的弱上拉，则禁用所述至少一个可控制的弱下拉装置， 以及如果所述至少一个可控制的弱下拉装置变成启用，则禁用所述至少一个可控制 的弱上拉装置。
21.如权利要求17所述的系统，其特征在于，以集成电路实现所述电路系统。
22.如权利要求21所述的系统，其特征在于，可控制的弱上拉装置和可控制的 弱下拉装置是平方装置。
23.如权利要求20所述的系统，其特征在于，还包括休眠信号线和控制电路系 统，被配置来根据休眠信号的状态禁用和启用所述保持器级。
设计通用串行接口(USB)来支持电子和USB主机之间的异步连接和断开。主机 通常是计算机。可以通过计算机或中央处理单元(CPU)监控在进入的USB电缆屏蔽 上出现的5伏电压来感应连接和断开。
一种用于监控USB连接(诸如IntelSA110掌上装置微处理器)的连接状态的方 法是将USB电缆连接到具有弱下拉(pull-down)的通用输入/输出(GPIO)。当电缆状 态改变(连接到断开，或反之亦然)，则GPIO改变状态(对于连接是从低到高，而对 断开则反之)。这种状态变化可以产生对控制器的中断和采取的合适步骤。在断开 的情况中，中断导致USB输入被禁用以防止由于浮动输入产生的功率浪费。
能连接到主机的许多低功率装置具有休眠(SLEEP)模式，由此在I/O电路保持 上电的同时将装置中到CPU或控制器的电源切断。在这种条件下，到USB和某些 GPIO端口的输入通常不断电，从而它们可以保持能够检测叫醒(WAKEUP)信号或用 于其它目的。在休眠期间，这些输入可以从状态浮动到状态，而同时等待来自主机 的叫醒信号，因此导致电能的浪费。此外，可以在休眠期间除去或脱离USB电缆， 该情况应是装置能识别的。
在某些装置的输入上设置下拉和上拉(pull-up)以防止浮动，但为了通过D+USB 输入叫醒装置，外部主机必须将D+线拉下/上100ms，这导致了装置中电能的消耗 同时由外部装置克服上拉/下拉。对于主机对抗(fighting)集成电路上的内部平方 装置(internal square device)，诸如，晶体管，耗用电流可以从150uA到1mA。
附图概述
图1是实例性实施例的电路图。
具体实施方式
当休眠16是高时，保持器级11弱地保持PAD18的最近时间的状态(the last in time state of PAD 18)。弱表示保持器级11仅提供有限的电流来保持特定的逻辑 状态，该电流可以由USB主机22克服。通常，该电流在100uA到1.5mA的范围之 内。当休眠16是低时，禁用保持器级11的保持功能。
与非(NAND)门34具有休眠信号16作为一个输入，而或非(NOR)门36具有由反 相缓冲38反相的反相休眠16作为一个输入。
只要休眠16是低，则NAND门34的输出是高，关闭可控制的弱上拉装置30， 而通过反相的休眠16将NOR门34的输出驱动成低，关闭弱可控制的下拉32。只 要休眠16是低，这有效地禁用了保持器级的保持功能。
当休眠是高时，NAND门34的输出取决于PAD18的状态：如果PAD18是高，则 NAND门34的输出46是低，打开可控制的弱上拉装置30(同时关闭可控制弱下拉 32)锁存和保持PAD18高。如果PAD是低，则NAND门34的输出46是高，关闭可控 制的弱上拉装置30(同时打开可控制的弱下拉32)。
类似地，当休眠16是高时，来自反相缓冲42的反相休眠16是低，因此使得 NOR门36的输出48取决于PAD18的状态。如果PAD18是高，则NOR门36的输出 48是低，关闭可控制的弱下拉32。当(例如，通过USB主机22)将PAD18驱动成低 时，NOR门36的输出48是高，因此打开了可控制的弱下拉32。
当休眠16是高时，无论PAD18的弱保持的状态是什么，在本地装置控制数据 线期间，如果PAD18或者由USB主机22驱动到不同状态或者在启用期间驱动成高， 在暂时的间隔之后，保持器级11变化成并保持PAD18中USB主机22的新(最近) 状态。USB主机22应能够提供足够的电流以能克服PAD18的弱保持的状态。
当可控制的弱上拉装置30是开时，可控制的弱下拉装置32是关，反之亦然。 当休眠16是低时，它们都是关，因此禁用保持器11级。
当启用12是高而休眠16是低时，PAD18由输出缓冲13控制，该输出缓冲包括 输出缓冲驱动器26和28。当启用12和休眠16都是低(收听模式)时，PAD18可以 由USB主机22驱动并关闭输出缓冲26和28。不管启用12的状态，当休眠16是 高时，PAD18弱地保持在其最近的状态。如果，当休眠16是高时，USB主机22将 PAD18驱动成高(如果所保存的状态是低，则克服弱下拉)，可以叫醒本地装置 CPU(未示出)。
使用这种类型的电路可以无需使用贵重的GPIO电路系统简单地用于电缆检测。 电缆检测可以由软件超时条件进行。
表1示出电路的逻辑状态表。对芯片的参考涉及本地装置CPU(未示出)。
表1 EN D 休眠 PAD PAD输 入 USB主机 注释 0 x 0 z * z 芯片收听USB主机且USB主机不驱 动任何东西 0 x 0 1 0 1 芯片收听USB主机且USB主机驱动1 0 x 0 0 1 0 芯片收听USB主机且USB主机驱动0 1 0 0 0 1 0 芯片通过D＝0给USB主机发信号并 通过PAD输入读回 1 1 0 1 0 1 芯片通过D＝1给USB主机发信号并 通过PAD输入读回 x x 1 WX x z 休眠模式中的芯片等待通过USB主 机叫醒。主机休眠 x x 1 1 0 1 休眠模式中的芯片等待通过USB主 机叫醒。主机叫醒 x x 1 1 1 0 休眠模式中的芯片等待通过USB主 机叫醒。主机等待
符号表：
D＝数据
EN＝启用
Z＝＞三态的
*＝＞未确定
X＝＞或高或低
W＝＞弱信号强度。
WX表示弱地驱动高或低。当休眠16是高时，当PAD18＝WX，它弱地保持最近 发出/入的无论什么，但这可以由USB主机22超过。例如，如果当EN＝0时USB 主机22驱动1并随后转到Z，则PAD18将保持在W1。如果USB主机22处于Z且 EN＝1且芯片驱动0通过数据14到PAD18，则在EN＝0之后该0将PAD18中保持为 WO。
虽然休眠是高，但弱地保持PAD18的状态并防止其浮动，只要它不被PAD驱动。
其它的实施例都在权利要求书的范围之内。例如，电路可以由分散的电子装置 而非在微芯片中实现。可控制的弱上拉装置和可控制的弱下拉装置可以包括电阻元 件。
技术领域
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