例如在A.Palevski，et al.“Resistance Resonance in Coupled Potential Wells”，Physical Review Letters，Vol.65，No.15，pg.1929 (1990)，Y.Katayama，et al.“Lumped Circuit Model of Two-Dimensional Tunneling Transistors，”Appl.Phys.Lett.Vol.62， No.20，pg.2563(1993)，J.A.Simmons，et al.“Unipolar Complementary Bistable Memories Using Gate-Controlled Negative Differential Resistance in a 2D-2D Quantum Tunneling Transistor，” International Electron Devices Meeting，1997，Technical Digest，Dec. 7-10，1997，pgs.755-758，J.P.Eisenstein，et al.“Independently Contracted Two-Dimensional Electron Systems in Double Quantum Wells，”Appl.Phys.Lett.Vol.57，No.26，p.2324(1990)，以及I.B. Spielman.et al.“Observation of a Linearly Dispersing Collective Mode in a Quantum Hall Ferromagnet，”Physical Review Letters，Vol. 87，No.3，(2001)中描述的耦合量子阱器件(CQWD)是可以在极低的电 压(例如，0.1V至0.3V)下操作的隧穿器件，这种器件具有功耗方面的 主要优点，且人们很有兴趣对其进行研究以评估它们的潜能。
在其最简单的两层形式中，CQWD包含被薄势垒层分开的两个 量子阱层。每个量子阱层包括位于xy平面中的2维电子气(2DEG)的 极薄薄片(sheet)。这两个2DEG薄片沿着z轴在不同的位置叠置，在 它们之间具有窄的隧穿能隙。当这些2DEG薄片中的能级简并(即， 它们的量子态共享相同的量子数)时，它们由于薄片间的隧道效应而强 耦合。当能级不相等时，隧穿耦合下降，且能量差变得与形成单个开 关器件的薄片间矩阵元件可比。至于涉及这种两层CQWD结构的更 多细节，参见上述Palevski等人、Katayama等人以及J.A.Simmons 等人的文章。
已经发现，三层CQWD结构构成一个锁存器，该锁存器可以形 成逻辑和存储电路基础。这例如在Katayama于1997年4月29日提 交的名为“Static Memory Cell With Spaced Apart Conducting Layers”的美国专利No.5,625,589和Y.Katayama的“New Complementary Logic Circuits using Coupled Quantum Wells，” IEEE Nano(2004)中所有描述。
局部地使用单粒子态的量子化的CQWD构成了朝向利用量子系 统的计算的初步步骤。
而且，已经发现，在合适的条件下，在CQWD中在低温涉及基 础物理(参见，上述I.B.Spielman等人以及Eisenstein等人的文章)， 且这是未来研究的另一有前途的领域。
然而，在现有技术CQWD结构中，由于制备各个量子阱的选择 性接触件的困难，多量子阱层典型地是并联的，即，通过相同的一组 电极连接，所述电极同时连接所有多量子阱层。量子阱要么并行操作， 要么通过使用附加的顶部和底部关断电极间接地实现串行操作。
例如，图1A说明了现有技术CQWD结构10，该结构10具有 被极薄的势垒层16间隔开的两个量子阱层12和14。设置了适当的掺 杂以确立每个阱中的2DEG薄片。设置了标准扩散接触件18和20， 它们每一个都同时接触量子阱层12和14。分别在CQWD结构的顶 部和底部表面上制造了附加的关断电极22和24。向顶部关断电极22 施加负偏置电位Vt将导致电极22下方的量子阱区域内的电子的耗 尽。对于小的-Vt，耗尽仅发生在上量子阱层12中的区域内。-Vt的 持续增加可以最终完全耗尽上量子阱层12并开始耗尽下量子阱层14。 因此，顶部关断偏压具有一个范围，在该范围中，这两个欧姆接触件 18和20仅经由下量子阱层14彼此相连。完全类似地，底部关断电极 24可以负偏置达电压-Vb，使得位于其上方的下量子阱层14完全耗尽 而上量子阱层12并不耗尽。以这种方式，顶部和底部关断电极22和 24可以被适当地偏置，从而提供这样的条件：其中，接触件18和20 通过上和下量子阱层12和14中的耗尽区域而彼此电学断开连接，如 图1B所示。当上和下量子阱层12和14中的能级简并时，电子可以 通过量子阱层12和14中的未耗尽区域并凭借隧道效应穿过势垒层16 而从接触件18流向接触件20，或者相反，如图1B中的箭头所示。
在图1A和1B所述的现有技术CQWD结构中，接触件18和20 并不选择性地与单独的量子阱层12和14接触。相反，它们同时接触 两个量子阱，且必须采用顶部和底部关断电极22和24来选择性地耗 尽量子阱层12和14中的区域，以分别间接地确立接触件18和20以 及量子阱层14和12之间的选择性电学连接。
现有技术CQWD的顶部和底部关断电极在功能和结构方面都是 笨拙的。而且，它们被限制于2层结构，这并不适用于计算机应用。

本发明为诸如CWQD这样的包含多量子阱的器件结构中的单独 的量子阱提供直接且选择性接触件。
在一个方面中，本发明涉及一种器件结构，该器件结构包含：(i) 两个或更多个导电层；(ii)两个外围绝缘层；(iii)一个或多个中间绝缘 层；以及(iv)两个或更多个导电接触件。所述两个或更多个导电层被 夹在所述两个外围绝缘层之间且通过所述一个或多个中间绝缘层而 彼此间隔开。所述导电层形成量子阱，用于将自由电子量子力学约束 在其中，且所述两个或更多个导电接触件中的每一个都与所述导电层 中的一个直接且选择性连接。
不像图1A和1B中所示的现有技术CQWD结构，本发明的器件 结构不包含任何顶部或底部关断电极，且因此尤其适于计算机电路中 的使用。
优选地，本发明的器件结构具有第一表面和第二相反表面以及该 器件结构中的导电接触件，每一个导电接触件具有位于该器件结构的 第一表面而非第二表面上的端子。在这种情况下，可以从器件结构的 一侧直接且选择性访问(access)嵌入到该器件结构中的量子阱，这进一 步减少了用于将这种器件结构集成到计算机电路中所需的互连数目 且简化了整体结构。
在其最简单的形式中，本发明的器件结构可以是两层结构，该两 层结构包括被一个中间绝缘层间隔开的两个导电层，具有每一个都与 该两个导电层中的一个直接且选择性连接的两个导电接触件。备选 地，本发明的器件结构可以是三层结构，该三层结构包括被两个中间 层分隔开的三个导电层，具有每一个都与该三个导电层中的一个直接 并选择性地连接的三个导电接触件。而且，该器件结构可以包括被多 个中间绝缘层分隔开的4个、5个、6个或甚至更大数目的导电层。 本发明的器件结构中的导电层的准确数目由其具体应用决定。
本发明的器件结构优选地包括CQWD，但可选地，它可以包括 包含多量子阱层的任何其它量子阱基结构，包括但不限于：量子阱激 光器、量子阱光电检测器、量子阱太阳能电池、包含多量子阱的发光 二极管、量子阱微腔谐振器等。更具体而言，该器件结构包含静态存 储单元，该静态存储单元可替换地使用耦合量子阱进行信息存储，这 将在稍后详细地描述。
在另一方面中，本发明涉及通过以下步骤形成上述器件结构的方 法：提供前体结构，该前体结构包含：(i)两个或更多个导电层；(ii) 两个外围绝缘层；以及(iii)一个或多个中间绝缘层，其中所述两个或 更多个导电层被夹在所述两个外围绝缘层之间且通过所述一个或多 个中间绝缘层而彼此间隔开，形成两个或更多个用于自由电子的量子 力学约束的量子阱；以及在所述前体结构中制作两个或更多个导电接 触件，其中所述导电接触件中的每一个都与所述两个或更多个导电层 中的一个直接且选择性连接，由此形成具有用于量子阱的直接且选择 性接触件的器件结构。
在本发明的具体实施例中，采用包括光刻、离子铣削/反应离子 蚀刻(RIE)、选择性湿法蚀刻以及斜角薄膜沉积步骤的组合的工艺来 在包含GaAs/GaAlAs基量子阱的前体结构中制作导电接触件。
在另一具体实施例中，采用包括光刻、离子铣削/RIE以及薄膜 再生长步骤的组合的工艺来在包含CdF2/CaF2基量子阱的前体结构 中制作导电接触件。
在另一方面中，本发明涉及一种耦合量子阱结构，该耦合量子阱 结构包含：(i)两个或更多个量子阱，该量子阱被设置和构造以用于在 简并能级隧穿耦合；以及(ii)两个或更多个导电接触件，每一个都与所 述量子阱中的一个直接且选择性连接。
在又一方面中，本发明涉及一种存储单元，该存储单元包括：多 个绝缘层；被所述绝缘层间隔开的至少第一、第二和第三导电层，其 中在所述第一、第二和第三导电层中的每一个中存在自由电子的量子 力学约束；至少第一、第二和第三电极，它们分别与所述第一、第二 和第三导电层直接且选择性接触；第一电压施加器，以在第一和第三 导电层之间没有隧穿电流直接流过的方式，通过第一和第三电极在所 述第一和第三导电层之间施加预定电压；以及第二电压施加器，以隧 穿电流可以在第一和第二导电层之间流过以定义第一存储状态、或者 在第二和第三导电层之间流过以定义不同的第二存储状态的方式，通 过第二电极向所述第二导电层施加可变电压。
本发明的其它方面、特征和优点将从随后的公开说明和所附权利 要求得到更加完全地体现。
附图说明
现在仅作为示例并参考下面的附图描述本发明的实施例，附图 中：
图1A和1B示出了示例性现有技术CQWD结构，该结构包含用 于量子阱的选择性耗尽的顶部和底部关断电极。
图2A-2I图解说明了根据本发明的一个实施例，用于制作与两层 CQWD结构的底部量子阱层直接且选择性连接的导电接触件的工艺 步骤。
图3A-3E图解说明了根据本发明的一个实施例，用于制作与两 层CQWD结构的顶部量子阱层直接且选择性连接的导电接触件的工 艺步骤。
图4A示出了根据本发明的一个实施例的示例性两层CQWD结 构的截面图。
图4B示出了图4A的两层CQWD结构的顶视图。
图5示出了如美国专利No.5,625,589中所述的包含三个量子阱层 的现有技术静态存储单元。
图6示出了根据本发明的一个实施例的示例性三层结构的截面 图，该示例性三层结构包含三个量子阱层，该三个量子阱层具有到每 个量子阱层的直接且选择性接触件。
图7A和7B示出了根据本发明的一个实施例，具有扩大的接触 面积的接触件配置的示意图。
图8A-8K图解说明了根据本发明的一个实施例，用于制作与两 层CQWD结构的相应顶部和底部量子阱层直接且选择性连接的导电 接触件的工艺步骤。
图9示出了根据本发明的一个实施例的示例性三层结构的截面 图，该示例性三层结构包含三个量子阱层，该三个量子阱层具有到每 个量子阱层的直接且选择性接触件。

通过引用将1997年4月29日授予Katayama的、名为“Static Memory Cell with Spaced Apart Conducting Layers”的美国专利 No.5,625,589的全部内容而合并于此以用于所有目的。
在此使用的短语“直接且选择性接触”、“直接且选择性接触件”、 “直接且选择性接触的”或“被直接且选择性接触的”表示一种电极或 电导体，它与特定的导电层直接物理接触，而与任何其它导电层或其 任何部分完全隔离，且不以任何方式接触任何其它导电层或其任何部 分，或不以任何方式具有与任何其它导电层或其任何部分的任何物理 接触。
在此使用的术语“基本上对齐”表示两层或两个表面沿着特定方 向对齐，且沿着该特定方向具有小于±30的偏移。
该器件结构包含两个或更多个导电层，该两个或更多个导电层被 夹在两个外围绝缘层之间，且通过一个或多个中间绝缘层彼此间隔 开。每个导电层形成量子阱，即，它与其相邻的绝缘层联合布置和构 建，用于在一个维度中量子力学约束自由电子，迫使它们占据导电层 内或附近的平面区域。该区域的宽度是电子的德布罗意波长的量级， 导致量子化的子带。通过使用施主杂质掺杂相邻的绝缘层，可以形成 2DEG。
在此使用的术语“导电”和“绝缘”具有相对的意义，即，绝缘层或 绝缘材料的特征在于具有比导电层或导电材料的带隙宽的带隙。因 此，在本发明中，如果与较宽带隙的材料层相邻，通常被认为是半导 体的材料在这里称为导电层或导电材料，或者如果它与较窄带隙的材 料层相邻，则称为绝缘层或绝缘材料。
导电层和绝缘层可以包括任何合适的材料，诸如IV族半导体(包 括但不限于：Si、Ge、C、SiGe、等)、III-V族、II-VI族和IV-V族 化合物半导体(包括但不限于：GaAs、GaAlAs、GaAlAsSb、GaAsSb、 GaAlPSb、GaAlSb、GaAlInSb、GaSb、InAs、InAlAs、InGaAs、InGaP、 InP、InAsP、InAlAsSb、InAlSb、InAsSb、InSb、AlAs、AlAsSb、 AlSb、TlInP、TlInGaP、TlInGaAs、AfInAs、AfInAsSb、GaN、AlGaN 以及InGaN、InGaAlN、InN、AlN、CdS、CdTe、CdHgTe、ZnS、 ZnSe、ZnSSe、PbSe、PbTe、PbSSe等)以及氟化物(包括但不限于 CdF2和CaF2)。
导电/绝缘层优选地包括选自III-V族化合物半导体家族的材料， III-V族化合物半导体家族包括：GaAs/AlGaAs、GaAs/GaInP、 GaAs/AlAs、GaInAs/AlGaAs(AlAs、GaInP)、InAsP/AlInAs、 InAsP/AlGaAsSb、GaInAs/AlInAs(AlAsSb、AlInAsSb、AlGaAsSb、 InP)、TlInP(TlGaInP、TlGaInAs)/AlInAs(AlAsSb、AlInAsSb、 AlGaAsSb、InP、AlGaPSb)、GaAsSb/InP(AlInAs、AlAsSb、AfInAsSb、 AlGaAsSb、AlGaPSb)、InAs/AlGaAsSb(AlSb、AlAsSb、AlGaSb)、 GaSb/AlGaAsSb(AlSb、AlAsSb、AlGaSb)、InAsSb/AlGaInSb、 InSb/AlInSb、GaN/AlGaN(AIN)以及GaInN/AlGaN(AIN)。注意，这 里在正斜杠之前标识用于形成导电层的材料，而这里在正斜杠之后标 识用于形成绝缘层的材料。更优选地，本发明的器件结构包括GaAs 基导电层和GaAlAs基绝缘层。
最近的研究表明诸如CdF2和CaF2之类的氟化物是制作 CdF2/CaF2基量子阱以及Si衬底上的势垒结构的有前途的材料，例 如，这在M.Watanabe，et al.，“CaF2/CdF2 Double-Barrier Resonant Tunneling Diode with High Room-Temperature Peak-to-Valley Ratio，”Japanese Journal of Appl.Phys.，Vol.39，Part 2，No.7B，716 (2000)中有所描述。因此，本发明的优选实施例提供包含被CaF2基 绝缘层隔离开的多个CdF2基导电层的器件结构。
该器件结构由合适的衬底支撑，所述合适的衬底可以包括诸如 Si、GaAs、InP、GaN、AIN、SiC和蓝宝石之类的衬底材料。在本发 明的一个实施例中，衬底包含用于支撑GaAs/GaAlAs基量子阱结构 的半绝缘GaAs。在备选实施例中，衬底包含用于支撑CdF2/CaF2基 量子阱结构的Si。
典型地，导电层和外围绝缘层具有约5至约500的平均厚度， 且中间绝缘层具有约5至约200的平均厚度。然而，注意，对于 GaAs/GaAlAs基结构和CdF2/CaF2基结构，导电层和绝缘层的厚度 可明显不同。
例如，在GaAs/GaAlAs基结构中，导电层优选地特征在于约30 至约300的平均厚度，更优选地约140的平均厚度。两个外围绝 缘层优选地特征在于约100至约500的平均厚度，更优选地约250 的平均厚度。而且，外围绝缘层其中每一个都优选地包含用于形成 2DEF薄片的掺杂剂薄层。中间绝缘层优选地特征在于约20至约 100的平均厚度，更优选地约40的平均厚度。
例如，在CdF2/CaF2基结构中，导电层优选地特征在于10至 80的平均厚度，更优选地约40的平均厚度。两个外围绝缘层优选 地特征在于100至500的平均厚度，更优选地约250的平均厚度。 中间绝缘层优选地特征在于约5至约20的平均厚度，更优选地约 9的平均厚度。
该器件结构包含与各个导电层的直接且选择性接触件。这种接触 件可以包括任何合适的导电材料，包括但不限于：Cu、Al、Au、Ag、 Pt、Ni、Ti、Zn、Pd及其合金。在本发明的优选实施例中，这种接 触件包括用于n型GaAs导电层的GeAuNi合金。
与导电层(即量子阱)的直接且选择性接触件将提供对于每个单 独的导电层的选择性电学访问，而不破坏其波函数。
本实施例采用了光刻、离子铣削/反应离子蚀刻(RIE)、选择性湿 法蚀刻以及斜角薄膜沉积工艺的步骤的组合，用于在包含 GaAs/GaAlAs基量子阱或类似类型的量子阱结构的前体结构中制备 导电接触件。
图2A示出了由衬底支撑的示例性前体结构。该前体结构包含顶 部导电层32和底部导电层34，它们被夹在两个外围绝缘层30之间或 在侧面与其相接(flank)。该顶部和底部导电层32和34形成了两个用 于自由电子的量子力学约束的量子阱。中间绝缘层36形成顶部和底 部导电层32和34之间的隧穿势垒。隧穿势垒36足够薄以在顶部和 底部导电层32和34中的能级简并时允许电子凭借隧道效应从其流 过。而且，如虚线38和39所示，这两个外围绝缘层30都包含掺杂 剂层。
在优选实施例中，顶部和底部导电层32和34都包含GaAs材料 且都具有约140的厚度。两个外围绝缘层30都具有约1750的厚 度且中间绝缘层36具有约40的厚度。外围和中间绝缘层30和36 都包含GaxAlyAs，其中0＜x，y＜1，且更优选地x约为0.7且y约为0.3。 外围绝缘层30中的掺杂剂层38和39分别与相邻的导电层34和32 间隔开约250的距离，且更优选地，掺杂剂层都具有约7×1011/cm2 的硅掺杂剂浓度。支撑这种GaAs/GaAlAs基前体结构的衬底优选地 包含半绝缘GaAs。
在一个备选实施例中，GaAs导电层的厚度约为80且厚度约 12的附加AlAs层被添加在GaAs导电层的上方和下方，因而使得 量子约束明显增强，这是因为从基态到第一激发态的能级间隔增加了 3倍以上。
制作工艺从对前体结构的选择性蚀刻开始，通过去除上外围绝缘 层30、顶部导电层32以及中间外围绝缘层36的一部分，在前体结构 中形成凹坑A。如图2B所示，凹坑A的底部暴露了底部导电层34 的上表面，且凹坑A的侧壁暴露了顶部导电层32和中间外围绝缘层 36。优选地但不是必须地，凹坑A具有约500至约1000的宽度。
通过以下步骤可以容易地实施所述选择性蚀刻：(1)在前体结构 的预定区域上形成图形化掩模层以保护该区域免于后续蚀刻，同时留 下要形成凹坑A的区域不被保护，以及(2)使用诸如离子铣削或反应离 子蚀刻(RIE)之类的干法蚀刻技术去除前体结构的未保护区域中的上 外围绝缘层30、顶部导电层32以及中间外围绝缘层36的一部分，由 此形成凹坑A。
可以通过合适的光刻技术形成所述图形化掩模层。具体而言，在 前体结构的上表面上沉积光致抗蚀剂层。然后，以下述方式在该光致 抗蚀剂层上冲击图形化的电子束：要形成凹坑A的区域中的光致抗蚀 剂层的部分被暴露于图形化的电子束且变成可溶解或可蚀刻，而光致 抗蚀剂层的剩余部分不变得可溶解和可蚀刻。通过使用合适的溶剂或 蚀刻剂去除光致抗蚀剂材料的可溶解或可蚀刻的部分，要形成凹坑A 的前体结构的区域变得暴露以用于后续蚀刻。在形成凹坑A之后，可 以利用常规的抗蚀剂剥离工艺从前体结构去除图形化的掩模层。
上述干法蚀刻步骤优选地与残余气体分析仪(RGA)相耦合。RGA 分析干法蚀刻工艺过程中的蚀刻的材料。因此，当到达中间绝缘层36 的蚀刻终点时，产生RGA信号中的突变，这可以与经验判定蚀刻时 间相结合地使用，以用于蚀刻工艺的精确控制，所述经验判定蚀刻时 间是用于蚀刻穿透上外围绝缘层30、顶部导电层32和中间外围绝缘 层36所需的时间。
尽管上面将离子铣削和RIE标识为优选技术，不受限制地，可 以通过诸如等离子体蚀刻或激光蚀刻之类的任何其它干法蚀刻技术， 或通过其中采用化学蚀刻剂的湿法蚀刻工艺，或其任何组合，实施该 选择性蚀刻工艺。可以使用单个蚀刻工艺或多个蚀刻步骤实现这种选 择性蚀刻。
离子铣削或RIE可能在导电层上产生无序的蚀刻表面。因此， 相继实施两步选择性蚀刻处理。具体而言，使用第一蚀刻溶液首先从 导电层32和34选择性去除原子无序的蚀刻表面，暴露底部外围绝缘 层30的上表面并在原子有序导电层32和34中形成凹进部分(见图 2C)。接下来，使用第二蚀刻溶液来选择性蚀刻中间绝缘36，由此去 除通过中间绝缘36的未被蚀刻的边缘形成的突出部分或陆架35(见图 2C)。结果，凹坑A被扩展且现在包含较窄的上部和较宽的下部，该 较窄的上部和较宽的下部被它们之间的突出边缘33分离，如图2D所 示。
优选地，当导电层包含GaAs且中间绝缘层包含GaAlAs时，第 一蚀刻溶液包括选择性地蚀刻GaAs的缓冲氧化蚀刻剂(BOE)，且第 二蚀刻溶液包括选择性蚀刻GaAlAs的卤化氢。取决于形成导电层和 绝缘层的具体材料，本领域中公知的其它蚀刻溶液也可用于导电层和 绝缘层的选择性蚀刻。
在形成扩展凹坑A之后，在凹坑A中的底部外围绝缘层30上沉 积接触材料42的薄层。在本发明的实践中可以采用任何合适的导电 材料，包括但不限于：Cu、Al、Au、Ag、Pt、Ni、Ti、Zn、Pd及其 合金。在本发明的优选实施例中，GeAuNi合金用作GaAs/GaAlAs 基前体结构的接触材料。
在优选实施例中，通过使用斜角薄膜沉积技术形成接触材料层 42，在所述斜角薄膜沉积技术中，用成角度倾斜的准直沉积束或通量 来在凹坑A中沉积接触材料。较窄的上部和较宽的下部之间的突出边 缘33限制成角度倾斜沉积束到达底部导电层34的上表面以下的水平 高度(level)，由此提供了用于防止接触材料的过度沉积的有效沉积停 止件。如图2E-2G所示，可以通过使用左上到右下沉积40A、右上到 左下沉积束40B以及垂直沉积束40C来沉积完整的接触材料层42。
注意，接触材料层42并不必须在各处都具有完全均匀的厚度， 该层的某些区域可以明显比其它区域厚。只要接触材料层42和底部 导电层34的边缘基本上对齐，就能在这两层之间确立良好的接触。
在GaAs/GaAlAs实施例中，接触材料层42的平均厚度约为50 至150优选地但不是必须地，接触材料层42具有基本上等于底部 导电层34的厚度的平均厚度，使得接触层42可以基本上与底部导电 层34对齐，如图2G所示。
在沉积接触材料层42之后，凹坑A被填充以诸如SiO2之类的 电介质材料以形成将接触材料层42与顶部导电层32隔离的电介质填 充物44，如图2H所示。接下来，通过使用光刻和离子铣削/RIE技术 或用于形成凹坑A的上述其它选择性蚀刻技术，选择性地蚀刻电介质 填充物44，以在电介质填充物44中形成隔离通孔并暴露导电材料层 42的上表面。然后，隔离通孔被填充以类似于用于形成接触材料层 42的接触材料的接触材料，由此形成具有延伸的底部部分42的T型 导电接触件46，如图2I所示。
接触件46与底部导电层34直接连接，但是通过电介质填充物 44与顶部导电层32隔离。因此，接触件46构成了到底部导电层34 的直接且选择性接触件。
通过使用如上所述的类似技术，可以制作到顶部导电层32的直 接且选择性接触件。
具体而言，可以在包含顶部导电层52和底部导电层54的前体结 构中形成类似于图2D中的延伸的凹坑A的延伸的凹坑B，其中所述 顶部导电层52和底部导电层54被夹在两个外围绝缘层50之间或者 从侧面与其相接。顶部和底部导电层52和54形成用于自由电子的量 子力学约束的两个电子阱，它们通过薄的中间绝缘层56而彼此分隔 开。延伸的凹坑B具体而言包含较窄的上部和较宽的下部，其间具有 突出边缘53，如图3A所示。
在凹坑B的底部外围绝缘层50上沉积诸如SiO2之类的电介质 材料的厚层。在本发明的优选实施例中，使用如上所述的斜角薄膜沉 积技术形成该电介质材料层。具体而言，凹坑B的较窄的上部和较宽 的下部之间的突出边缘53限制成角度倾斜准直沉积束到达顶部导电 层52的下表面以下的水平高度，由此提供了用于防止接触材料的过 度沉积的有效沉积停止件。如图3B-3D所示，通过使用左上到右下 沉积60A、右上到左下沉积束60B以及垂直沉积束60C可以沉积完整 的接触材料层62。
注意，电介质材料层62并不必须在各处都具有完全均匀的厚度， 且该层的某些区域可以明显比其它区域厚。只要电介质材料层62的 边缘与顶部导电层52的下表面基本上对齐，就能确立与顶部导电层 52的良好的电学隔离。
在GaAs/GaAlAs实施例中，电介质材料层62的平均厚度约为 60至300更优选地约为150优选地但不是必须地，接触材料 层42具有基本上类似于底部导电层54和中间绝缘层56的总厚度的 平均厚度，使得电介质材料层62可以基本上与底部导电层54和中间 绝缘层56对齐，如图3D所示。
接下来，使用湿法蚀刻溶液来选择性地去除顶部外围绝缘层50 的一部分以扩展被扩展的凹坑B的较窄的上部，并形成具有基本上直 的侧壁而没有任何突出边缘的进一步扩展的凹坑，如图3E所示。在 GaAs/GaAlAs基系统中，湿法蚀刻溶液优选地包含氟化氢，它选择性 地蚀刻GaAlAs而不损害GaAs材料。取决于用于形成导电层和绝缘 层所使用的具体材料，本领域中公知的其它蚀刻溶液也可用于顶部外 围绝缘层50的选择性蚀刻。
图3E中示出的扩展的凹坑B然后被填充以如上所述的接触材料 以形成导电接触件66，如图3E所示。
接触件66与顶部导电层52直接连接，但是通过电介质材料层 62与底部导电层54隔离。因此，接触件66构成了顶部导电层52的 直接且选择性接触。
图4A所示的上部示出了完整的2层器件结构的截面图，该器件 结构包含顶部导电层112和底部导电层114，它们被夹在顶部和底部 外围绝缘层110(其中具有薄掺杂剂层118和19)之间，且通过中间绝 缘层116彼此间隔开。导电接触件124和128分别提供了到底部和顶 部导电层114和112的直接且选择性连接。更重要地，接触件124通 过电介质填充物122与顶部导电层122隔离，且接触件128通过电介 质材料层126与底部导电层114隔离。
如图4A的下部的放大图所示，当顶部和底部导电层112和114 的能级简并时，电子可以通过导电层112和114并且凭借隧道效应穿 过薄的中间绝缘层116而在接触件124和128之间流动。
而且，如图4A所示，可以围绕该2层器件结构形成隔离沟槽130。 利用本领域技术人员公知的工艺步骤，包括例如沟槽限定和蚀刻，可 选地使用扩散势垒为沟槽加衬里，并使用诸如氧化物之类的沟槽电介 质填充沟槽，形成隔离沟槽130。在沟槽填充之后，该结构可以被平 整化且可以实施可选的致密工艺步骤以使沟槽电介质致密化。
图4B示出了图4A的2层器件结构的顶视图。接触件124和128 之间的矩形区域140包含顶部导电层112和底部导电层114之间的重 叠区域，因此限定了该2层器件结构的活性(active)区域。优选地，活 性区域140和接触件124和128约500至2000长，更优选地约1200 至1800长，且最优选地约为1500活性区域150的宽度将依赖于 负载匹配。
因为接触件124和128都在2层器件结构的上表面上，可以通过 标准光刻技术容易地制备用于纳米尺度接触件124和128的共面连接 器或端子。更重要地，可以以对现有电路的最小调整量，将具有共面 连接器和端子的器件结构容易地集成到逻辑电路，且尤其适于计算机 应用。
上面描述的技术可以容易地应用于制作三层、四层、五层或六层 器件结构。
例如，美国专利No.5,625,589描述了一种静态存储单元，如图5 所示，该静态存储单元包括三个导电层2a、2b和2c，这三个导电层 通过绝缘层1彼此间隔开。这三个导电层中的自由电子被量子力学约 束。在导电层2a和2c之间施加恒定电压，使得在这两层之间没有隧 道效应。通过位线BL 5，经用于选择的晶体管8向导电层2b施加可 变电压。该晶体管8由字线WL 6控制。
当导电层2b上的可变电压被调整，使得导电层2a和2b中的量 子能级相同时，隧穿电流在导电层2a和2b之间流动，且导电层2a 和2b之间的电压差变成零，这代表二进制状态的“0”。另一方面，当 导电层2b上的可变电压被调整，使得导电层2a和2c之间的量子能 级相同时，隧穿电流在导电层2a和2c之间流动，且导电层2a和2c 之间的电压差变成零，这代表二进制状态的“1”。
可以方便地应用上述原理和技术以提供美国专利No.5,625,589 中描述的三层静态存储单元中的单独的导电层的直接且选择性接触 件。
图6示出了示例性三层器件结构150，该结构优选地是如美国专 利No.5,625,589描述的静态存储单元。器件结构150包含三层导电层 152、154和156，它们被夹在顶部和底部外围绝缘层151之间或者与 之从侧面与其相接，并且通过两个中间绝缘层158和160而彼此分隔 开。第一导电接触件162直接连接到底部导电层156且通过电介质填 充物172与其它两个导电层152和154隔离。第二导电接触件166直 接连接到顶部导电层152且通过电介质填充物176与其它两个导电层 154和156隔离。第三导电接触件164直接连接到中间导电层154且 通过电介质填充物173和电介质材料层174与其它两个导电层152和 156隔离。
可以使用如图2A-2I和图3A-3E所图解说明的相同工艺步骤制 作接触件162和166。可以使用类似的工艺步骤制作中间接触件164。 例如，可以通过使用用于形成电介质材料层176的相同工艺形成电介 质材料层174，只不过层174的上层将基本上与中间导电层154的下 表面对齐。可以通过使用用于形成T型导电接触件162的扩展底部的 相同工艺形成T型导电接触件164的扩展底部部分，只不过接触件 164的扩展底部部分将基本上与中间导电层154对齐。最后，可以通 过使用与用于形成电介质填充物172和T型导电接触件162的茎杆 (stem)部分相同的工艺，形成电介质填充物173和T型导电接触件164 的茎杆部分。
因此，接触件162、164和166分别提供了三层器件结构150中 的单独的导电层152、154和156的直接且选择性连接。
导电接触件和相应的导电层之间的接触电阻对于隧穿电流可能 具有影响。为了最小化接触电阻以允许最大隧道效应，可以使用各种 接触件配置来增大接触面积并减小接触电阻。例如，图7A示出了哑 铃形接触件配置，它在导电材料182和接触件184之间提供了增加的 接触面积；图7B示出了另一接触件配置，其中接触件188覆盖了导 电材料186的多于一个表面。可以采用更复杂的接触件配置来进一步 增加接触面积。
如上所述，诸如CdF2和CaF2之类的氟化物是用于形成量子阱 结构的有前途的材料。氟化物基的绝缘材料的较高的能量势垒高度可 以帮助在较高温度下获得该器件结构的较好的开关比。
本发明提供了一种工艺，该工艺尤其适于通过使用光刻、选择性 蚀刻和膜再生长技术，制作用于氟化物基的量子阱器件结构的直接且 选择性接触件。
具体而言，图8A示出了在衬底200上形成的前体结构，其中该 前体结构包括两个导电层202和204，这两个导电层202和204被夹 在顶部和底部外围绝缘层208之间，并通过中间绝缘层206彼此隔离。 顶部和底部导电层202和204形成用于自由电子的量子力学约束的两 个量子阱。中间绝缘层206形成了顶部和底部导电层202和204之间 的隧穿势垒，同时隧穿势垒206足够薄，以当且仅当顶部和底部导电 层202和204中的能级简并时允许电子凭借隧道效应流过。
导电层和绝缘层202、204、206和208优选地包括选自CdF2和 CaF2的材料。更具体而言，导电层202和204包括CdF2且绝缘层 206和208包括CaF2。硅衬底尤其适用于支撑CdF2/CaF2基量子阱 结构。
如图8B所示，通过使用与形成图2B中的凹坑A的上述工艺步 骤类似的工艺步骤，在前体结构中形成第一凹坑，即凹坑A。
然后在凹坑A中自下而上地实施用于再生长第一绝缘材料层 212、导电材料层214以及第二绝缘材料层216的连续膜再生长步骤， 如图8C-8E所示。
再生长的第一和第二绝缘材料层212和216包含与顶部和底部外 围绝缘层208和中间绝缘层206所包含的绝缘材料类似的绝缘材料。 再生长导电材料层214包含与顶部和底部导电层202和204所包含的 导电材料类似的导电材料。第一再生长绝缘材料层212的上表面与顶 部导电层202的下表面基本上对齐，且再生长导电材料层214的上表 面与顶部导电层202的上表面基本上对齐。
注意，再生长第一绝缘材料层212不必在各处都具有完全均匀的 厚度，且该层的某些区域可以明显比其它区域厚。只要再生长的第一 绝缘层212的上表面与顶部导电层202的下表面基本上对齐，就能确 立与顶部导电层202的良好的电学绝缘。
类似地，再生长的导电材料层214不必在各处都具有完全均匀的 厚度。只要再生长的导电材料层214的上表面与顶部导电层202的上 表面基本上对齐，就能确立与顶部导电层202的良好的电学接触。
在该CdF2/CaF2实施例中，再生长的第一绝缘材料层212的平 均厚度约为200至600优选地但不是必须地，再生长的第一绝缘 材料层212具有基本上类似于底部外围绝缘层208加上底部导电层 204加上中间绝缘层206的总厚度的平均厚度，如图8C所示。
在该CdF2/CaF2实施例中，再生长的导电材料层214的平均厚 度约为10至80更优选地约为40优选地但不是必须地，再生 长的导电材料层214具有基本上类似于顶部导电层202的厚度的平均 厚度，如图8D所示。
在凹坑A中完成再生长之后，如图8F所示，通过使用类似于用 于形成凹坑A的上述工艺步骤的工艺步骤，选择性地蚀刻再生长的第 二绝缘材料层216以在层216中形成隔离通孔217。接下来，隔离通 孔217被填充以类似于上述材料的接触材料，由此形成导电接触件 218，如图8F所示。
导电接触件218直接接触包含原始部分和再生长部分214的导电 层202，且它通过再生长的第一绝缘材料层212与底部导电层204隔 离。
然后，通过使用类似于用于形成凹坑A的上述工艺步骤的工艺 步骤，在前体结构中形成第二凹坑，即凹坑B。优选地，如图8H所 示，当底部导电层204的上表面暴露时，蚀刻停止。备选地，类似于 凹坑A，蚀刻可以一直继续向下到衬底200中，且在衬底200上再生 长与底部导电层204基本上对齐的导电材料层。
然后，如图8I所示，在底部导电层204上方的凹坑B中再生长 绝缘材料层222。
再生长的绝缘材料层222包含与顶部和底部外围绝缘层208以及 中间绝缘层206所包含的绝缘材料类似的绝缘材料。
接下来，如图8J所示，通过使用与形成隔离通孔217的上述工 艺步骤类似的工艺步骤，选择性地蚀刻再生长的绝缘材料层222，以 在其中形成隔离通孔223。接下来，隔离通孔223被填充以类似于上 述材料的接触材料，由此形成第二导电接触件224，如图8K所示。
第二导电接触件224直接接触底部导电层204，且它通过再生长 的绝缘材料222与顶部导电层224隔离。
可以方便地应用上述原理和技术以提供氟化物基三层量子阱器 件结构中到单独的导电层的直接且选择性接触件。
图9示出了示例性三层器件结构，该结构包含三个导电层302、 304和306，它们被夹在顶部和底部外围绝缘层312之间或者从侧面 与其相接，并且通过两个中间绝缘层308和310而彼此间隔开。第一 导电接触件328直接连接到包含原始部分和再生长部分324的顶部导 电层302。第一导电接触件328通过再生长的第一绝缘层322和再生 长的第二绝缘层326与其它两个导电层304和306隔离。第二导电接 触件338直接连接到包含原始部分和再生长部分334的中间导电层 304。第二导电接触件338通过再生长第一的绝缘层332和再生长的 第二绝缘层336与其它两个导电层302和306隔离。第三导电接触件 348直接连接到底部导电层306且通过再生长的绝缘层342与其它两 个导电层302和304隔离。
可以使用如图8A-8K所述的相同工艺步骤制作第一和第三接触 件328和348。可以使用与用于第一接触件328的工艺步骤类似的工 艺步骤制作第二接触件338，只不过再生长的第一绝缘层332的上表 面与中间导电层304的下表面对齐且再生长的导电层334的上表面与 中间导电层304的上表面对齐。
因此，接触件328、338和348分别提供了图9中所示的三层器 件结构中到单独的导电层302、304和306的直接且选择性连接。
尽管仅为了简单和说明目的，主要针对CWQD结构提供上面的 描述，但是根据这里描述的原理，如本领域技术人员可容易判断的， 本发明不限于CQWD结构，而是可以广泛地应用到各种其它量子阱 基结构，诸如量子阱激光器、量子阱光电二极管、量子阱太阳能电池、 包含多量子阱的发光二极管、量子阱微腔谐振器等，具有或不具有修 正和变化均可。使用本领域技术人员公知的常规工艺技术可以容易地 制备如上面列出的其它量子阱基结构，且因此这里没有提供关于它们 的制作的细节。
注意，提供本发明的附图仅用于说明目的，且并没有按比例绘制。
尽管这里参考了具体实施例、特征和方面描述了本发明，但是应 当认识到本发明不限于此，而是延伸其用途到其它修正、变换、应用 和实施例，并相应地，认为所有这些其它修正、变化、应用和实施例 被包含在所附权利要求限定的本发明的范围内。