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一种迟滞比较器

阅读：704发布：2020-05-12

专利汇可以提供一种迟滞比较器专利检索，专利查询，专利分析的服务。并且本发明属于模拟集成电路技术领域，涉及一种迟滞比较器。本发明与传统的迟滞比较器相比，主要是通过增加一个与X点电位相关的动态电流，当X点电压增加时，X点的下拉能力增强，因此相对于传统的迟滞比较器，改善了上述的那种情况，动态增强了比较器的稳定性；此外，该动态电流并不会影响比较器的迟滞量要求。本发明的有益效果为，通过提出的动态增强迟滞比较器架构，既保证了比较器所需的迟滞量，也同时改善了迟滞比较器的可靠性。该动态增强迟滞比较器结构简洁，易于实现，具有实用价值。，下面是一种迟滞比较器专利的具体信息内容。

权利要求

1.一种迟滞比较器，包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第一反相器INV1、第二反相器INV2、电容和电流源；第一PMOS管MP1的源极接电源，其栅极与漏极互连；第二PMOS管MP2的源极接电源，其栅极接第一PMOS管MP1的漏极；
第三PMOS管MP3的源极接电源，其栅极接第一PMOS管MP1的漏极；电流源的一端接第一PMOS管MP1的漏极，另一端接地；第四PMOS管MP4的源极接第二PMOS管MP2的漏极，第四PMOS管MP4的栅极接第一输入信号；第五PMOS管MP5的源极接第二PMOS管MP2的漏极，第五PMOS管MP5的栅极接第二输入信号；第一NMOS管MN1的漏极和栅极接第四PMOS管MP4的漏极，第一NMOS管MN1的源极接地；第二NMOS管MN2的源极接第五PMOS管MP5的漏极，第二NMOS管MN2的栅极接地第四PMOS管MP4的漏极，第二NMOS管MN2的源极接地；第三NMOS管MN3的漏极接第五PMOS管MP5的漏极，第三NMOS管MN3的栅极接地第四PMOS管MP4的漏极；第四NMOS管MN4的漏极接第三NMOS管MN3的源极，第四NMOS管MN4的源极接地；第五NMOS管MN5的漏极接第三PMOS管MP3的漏极，第五NMOS管MN5的栅极接第五PMOS管MP5的漏极，第五NMOS管MN5的源极接地；第五PMOS管MP5栅极通过电容后接第五PMOS管MP5漏极、第二NMOS管MN2漏极、第三NMOS管MN3漏极和第五NMOS管MN5栅极的连接点；第三PMOS管MP3漏极与第五NMOS管MN5漏极的连接点接第一反相器INV1的输入端，第一反相器INV1的输出端接第二反相器INV2的输入端，第二反相器INV2的输出端接第四NMOS管MN4的栅极；第二反相器INV2输出端与第四NMOS管MN4栅极的连接点为输出端；其中，第一晶体管MN1和第三晶体管MN3的镜像比为1/m，m为第三晶体管MN3和第一晶体管MN1的镜像比值，具体为：m越大，对第五PMOS管MP5漏极与第二NMOS管MN2漏极连接点处电压的下拉能力越强。

说明书全文

一种迟滞比较器

技术领域

[0001] 本发明属于模拟集成电路技术领域，涉及一种迟滞比较器。

背景技术

[0002] 在模拟集成电路设计领域，迟滞比较器是非常重要且常用的模块，一般情况下的迟滞比较器的迟滞量是一个定值，然而，当迟滞比较器的输入信号出现高频扰动时，很容易使输出误触发，抗dV/dt的能力有限，可靠性不强。

发明内容

[0003] 本发明所要解决的，就是针对上述问题，提出一种动态稳定增强迟滞比较器，既保证了比较器的迟滞量要求，也增强了比较器的抗扰动能力。

[0004] 本发明的技术方案是：如图3所示，一种迟滞比较器，包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第一反相器INV1、第二反相器INV2、电容和电流源；第一PMOS管MP1的源极接电源，其栅极与漏极互连；第二PMOS管MP2的源极接电源，其栅极接第一PMOS管MP1的漏极；第三PMOS管MP3的源极接电源，其栅极接第一PMOS管MP1的漏极；电流源的一端接第一PMOS管MP1的漏极，另一端接地；第四PMOS管MP4的源极接第二PMOS管MP2的漏极，第四PMOS管MP4的栅极接第一输入信号；第五PMOS管MP5的源极接第二PMOS管MP2的漏极，第五PMOS管MP5的栅极接第二输入信号；第一NMOS管MN1的漏极和栅极接第四PMOS管MP4的漏极，第一NMOS管MN1的源极接地；第二NMOS管MN2的源极接第五PMOS管MP5的漏极，第二NMOS管MN2的栅极接地第四PMOS管MP4的漏极，第二NMOS管MN2的源极接地；第三NMOS管MN3的漏极接第五PMOS管MP5的漏极，第三NMOS管MN3的栅极接地第四PMOS管MP4的漏极；第四NMOS管MN4的漏极接第三NMOS管MN3的源极，第四NMOS管MN4的源极接地；第五NMOS管MN5的漏极接第三PMOS管MP3的漏极，第五NMOS管MN5的栅极接第五PMOS管MP5的漏极，第五NMOS管MN5的源极接地；第五PMOS管MP5栅极通过电容后接第五PMOS管MP5漏极、第二NMOS管MN2漏极、第三NMOS管MN3漏极和第五NMOS管MN5栅极的连接点；第三PMOS管MP3漏极与第五NMOS管MN5漏极的连接点接第一反相器INV1的输入端，第一反相器INV1的输出端接第二反相器INV2的输入端，第二反相器INV2的输出端接第四NMOS管MN4的栅极；第二反相器INV2输出端与第四NMOS管MN4栅极的连接点为输出端。

[0005] 本发明的有益效果为，通过提出的动态增强迟滞比较器架构，既保证了比较器所需的迟滞量，也同时改善了迟滞比较器的可靠性。该动态增强迟滞比较器结构简洁，易于实现，具有实用价值。附图说明

[0006] 图1为传统迟滞比较器框图；

[0007] 图2为传统迟滞比较器的具体电路图；

[0008] 图3为本发明迟滞比较器的具体电路图。

具体实施方式

[0009] 下面结合附图，详细描述本发明的技术方案：

[0010] 当比较器输入信号发生高频抖动时，很容易通过输入管的寄生电容耦合到电路中从而可能引起输出的误触发，该现象在扰动信号dV/dt越大时，越容易发生。本发明的目的正是防止输入因高频抖动引起输出的误触发，增强比较器的可靠性。此外，由于传统迟滞比较器通过引入恒定电流差值的方法构建迟滞量，导致比较器的迟滞量要求与抗扰动性能存在相互制约关系。本发明提出的动态增强迟滞比较器，可以在保证迟滞量要求的前提下，动态实现比较器抗扰动性能的增强。

[0011] 在传统的迟滞比较器中，如图1所示，当输入信号A 电压小于电压B时，X点电压被拉低，INV1翻转，输出C跳高，晶体管MN1打开，通过恒定电流源I增加X点电压的下拉速度，并且此时如果A电压有小幅抖动时，因为引入了迟滞量，输出不会误触发。然而，当输入信号存在高频的噪声干扰时，尤其是dV/dt较大的扰动，会将该干扰信号通过输入管的寄生电容耦合到X点。譬如，当扰动信号存在一个上升的dV/dt时，如果这个固定的下拉能力不能迅速的将X点拉低，就可能使输出产生高电位的误触发信号。本发明通过增加一个与X点电位相关的动态电流，当X点电压增加时，X点的下拉能力增强，因此相对于传统的迟滞比较器，改善了上述的那种情况，动态增强了比较器的稳定性；此外，该动态电流并不会影响比较器的迟滞量要求。

[0012] 传统迟滞比较器的具体电路图如图2所示：

[0013] 一般迟滞比较器功能描述：在正常工作点下，当输入信号B的电压值小于输入信号A时，晶体管MP4的电流小于晶体管MP5的电流，因此MN2的电流小于MP5，晶体管MP5进入线性区，X点电压拉高，输出C为低电平，开关管MN4关闭。当输入信号B的电压值大于输入信号A时，晶体管MN2的电流大于MP5的电流，晶体管MN2进入线性区，X点电压拉低，输出C跳高，晶体管MN4打开，此时，需要晶体管MP5的电流大于晶体管MN2的电流和电流I3之和才能使X点电位拉高，所以输入电压B必须降到A点电压以下的一个迟滞量才行，因此消除了在输出信号C跳高之后输入信号B在电压A附近抖动时产生的误输出。传统迟滞比较器问题描述：传统迟滞比较器虽然消除了在输出C跳高之后输入信号B在电压A附近抖动引起的误触发问题，但是，如果在输出信号C跳高之后，如果此时输入信号B电压出现高频的高电压噪声时，该高电压会通过输入管MP5的栅漏电容耦合到X点，传统迟滞比较器中，迟滞量常用恒定电流源来设置，因此X点的下拉能力是固定的，如果该下拉能力小于X点电压上升速度，因此共源管MN5输出跳低，输出信号C跳低，产生误输出。

[0014] 传统迟滞比较器迟滞量计算

[0015] 当B电压大于A电压时，X点电压拉低之后，输出C跳高，开关管MN4打开，当X点电压再次拉高时，有I2＝I1+I3(晶体管MN1和MN2的尺寸相同)

[0016] 其中I3

[0017] 又I1+I2＝ISS

[0018] 推出：

[0019]

[0020]

[0021] 迟滞量为：

[0022]

[0023] 其中

[0024] 信号B中出现高频高电压噪声耦合到X点时传统迟滞比较器下拉能力计算[0025] 输入信号B产生高电压噪声，尾电流ISS全部流过输入管MP4,此时如果[0026] 时，X点电压会被拉高，产生误输出。这里定义此时该电路的下拉能力(即抗dV/dt能力)为

[0027]

[0028] 本发明迟滞比较器如图3所示，将传统迟滞比较器中的恒定电流源换成晶体管MN3，其中晶体管MN1和MN3的镜像比为1/m。

[0029] 本发明迟滞量的计算

[0030] I2＝I1+mI1

[0031] ISS＝I1+I2

[0032] 推出：

[0033]

[0034]

[0035] 迟滞量为：

[0036]

[0037] 信号B中出现高频高电压噪声耦合到X点时本发明迟滞比较器下拉能力计算[0038] 此时下拉能力为：

[0039]

[0040] 通过对比计算，可知当时，VT1＝VT2，但是此时下拉能力却明显不同，传统迟滞比较器中，而本发明的迟滞比较器中，此处通过设置晶体管MN3和MN1的镜像比调节m，从而可以调节下拉能力，当m较大时，下拉能力远远增强。

[0041] 由此可见，本发明的是一个具有动态稳定增强的迟滞比较器，能够在不影响DC迟滞量设计的同时，又将动态下拉能力极限化，使得该迟滞比较器可靠性增加，并且相对于在其后级做一个延时电路来消除因B点电压高频抖动而引起的输出误触发的传统迟滞比较器，该发明电路结构简单，所占版图面积小。

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