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一种栅极驱动单元及行栅极扫描 驱动器及其驱动方法

阅读：964发布：2021-04-02

专利汇可以提供一种栅极驱动单元及行栅极扫描驱动器及其驱动方法专利检索，专利查询，专利分析的服务。并且本发明公开了一种栅极驱动单元及行栅极扫描驱动器及其驱动方法，包括信号输入模块、负压模块、反相器模块、级联输出模块及扫描输出模块构成，通过负压模块，栅极驱动单元仅需单一负电源就可正常工作，不仅降低对外部电路设计的要求，简化电路结构，还有利于减小电路电平的摆幅，降低电路功耗。同时电路采用双边驱动架构，容易实现窄边框的审美需求。多级栅极驱动单元串联并与相对应的驱动时序相连便构成行栅极扫描驱动器，单边驱动器需要3个驱动时钟信号，双边即为6个驱动时钟信号，采用流水线式驱动时序，占空比皆为16.7％。在级联输出模块中利用电容耦合作用提高栅压，并且负压模块中负压衰减特性，有利于在高分辨率显示中的应用。，下面是一种栅极驱动单元及行栅极扫描驱动器及其驱动方法专利的具体信息内容。

权利要求

1.一种栅极驱动单元，其特征在于，由信号输入模块(11)、负压模块(13)、反相器模块(12)、级联输出模块(14)及扫描输出模块(15)构成，所述栅极驱动单元的控制信号包括第一时钟输入口CLK1、第二时钟输入口CLK2、第三时钟输入口CLK3、第一电源口VSS、信号输入口VIN、第一输出口COUT及第二输出口OUT；
所述信号输入模块(11)由第四晶体管(M4)、第五晶体管(M5)及第七晶体管(M7)构成，第四晶体管(M4)和第五晶体管(M5)的栅极与信号输入口VIN相连，第四晶体管(M4)的漏极与第一时钟输入口CLK1相连，其源极分别与第五晶体管(M5)的漏极及第七晶体管(M7)的源极相连，第五晶体管(M5)的源极作为信号输入模块的输出节点Q；第七晶体管(M7)作为反馈晶体管，其漏极与第二时钟输入口CLK2相连，其栅极与第一输出口COUT连接；
反相器模块(12)由第六晶体管(M6)及第八晶体管(M8)构成，第六晶体管(M6)的漏极和栅极与第三时钟输入口CLK3相连，其源极与第八晶体管(M8)的栅极相连，并作为反相器模块的输出节点QB；第八晶体管(M8)的漏极与信号输入模块的输出节点Q相连，第八晶体管(M8)的源极与第一电源口VSS相连；
负压模块(13)由第一晶体管(M1)、第二晶体管(M2)、第三晶体管(M3)及第一存储电容(C1)构成；所述第一晶体管(M1)的漏极、第二晶体管(M2)的漏极及第一存储电容(C1)的一端均与输出节点QB连接，所述第一晶体管(M1)的栅极、第二晶体管(M2)的栅极、第一存储电容(C1)的另一端与信号输入口VIN相连，第一晶体管(M1)的源极与第三晶体管(M3)的漏极相连，第二晶体管(M2)的源极与第三晶体管(M3)的栅极相连，第三晶体管(M3)的源极与第一电源口VSS相连；
级联输出模块(14)由第九晶体管(M9)、第十晶体管(M10)及第二存储电容(C2)构成，所述第九晶体管(M9)的漏极与第二时钟输入口CLK2相连，所述第九晶体管(M9)的栅极与第二存储电容(C2)的一端与输出节点Q相连，第九晶体管(M9)的源极、第十晶体管(M10)的漏极及第二存储电容(C2)的另一端均与第一输出口COUT相连；第十晶体管(M10)的栅极与反向器模块输出节点QB相连，第十晶体管(M10)的源极与第一电源口VSS相连；
扫描输出模块(15)由第十一晶体管(M11)及第十二晶体管(M12)构成，所述第十一晶体管(M11)的漏极与第二时钟输入口CLK2相连，第十一晶体管(M11)的栅极与信号输入模块的输出节点Q相连，第十一晶体管(M11)的源极与第十二晶体管(M12)的漏极均与第二输出口OUT相连；第十二晶体管(M12)的栅极与反相器模块的输出节点QB相连，第十二晶体管(M12)的源极与第一电源口VSS相连。
2.根据权利要求1所述的一种栅极驱动单元，其特征在于，所述第一、第二、第三、第四、第五、第六、第七、第八、第九、第十、第十一及第十二晶体管均为N型薄膜晶体管。
3.一种由权利要求1-2任一项所述的栅极驱动单元构成的行栅极扫描驱动器，其特征在于，包括电源与时序控制模块(20)、用于驱动显示器行数为奇数的奇数行栅极驱动阵列(21)以及用于驱动显示器为偶数的偶数行栅极驱动阵列(22)；
所述电源与时序控制模块的输出信号为低电压VS、第一时钟CK1、第二时钟CK2、第三时钟CK3、第四时钟CK4、第五时钟CK5、第六时钟CK6、第一触发时钟VI1及第二触发时钟VI2；
所述奇数行栅极驱动阵列由N级奇数行栅极驱动组构成，所述奇数行栅极驱动组由第一、第三及第五栅极驱动单元交替相连构成，所述N为正整数；
所述偶数行栅极驱动阵列由N级偶数行栅极驱动组构成，所述偶数行栅极驱动组由第二、第四及第六栅极驱动单元交替相连构成；
第一、第二、第三、第四、第五及第六栅极驱动单元的控制信号均包括第一时钟输入口CLK1、第二时钟输入口CLK2、第三时钟输入口CLK3、第一电源口VSS、信号输入口VIN、第一输出口COUT及第二输出口OUT。
4.根据权利要求3所述的行栅极扫描驱动器，其特征在于，
所有栅极驱动单元的第一电源口VSS与低电压VS相连；
在奇数行栅极驱动阵列中，第N级的奇数行栅极驱动组中，第一栅极驱动单元的信号输入口VIN与N-1级奇数行栅极驱动组中的第五栅极驱动单元的第一输出口COUT连接，第一栅极驱动单元的第一时钟输入口CLK1、第二时钟输入口CLK2、第三时钟输入口CLK3分别与电源与时序控制模块的第一时钟CK1、第三时钟CK3、第五时钟CK5相连；
第三栅极驱动单元的第一时钟输入口CLK1、第二时钟输入口CLK2、及第三时钟输入口CLK3分别与电源与时序控制模块的第三时钟CK3、第五时钟CK5、第一时钟CK1相连，其信号输入口VIN与第一栅极驱动单元的第一输出口COUT连接；
第五栅极驱动单元的第一时钟输入口CLK1、第二时钟输入口CLK2、第三时钟输入口CLK3分别与电源与时序控制模块的第五时钟CK5、第一时钟CK1、第三时钟CK3相连，其信号输入口VIN与第三栅极驱动单元的第一输出口COUT连接；
第一级的奇数行栅极驱动组中的第一栅极驱动单元的信号输入口VIN与第一触发时钟VI1相连；
在偶数行栅极驱动阵列中，第N级的偶数行栅极驱动组中，
第二栅极驱动单元的信号输入口VIN与N-1级偶数行栅极驱动组中的第六栅极驱动单元的第一输出口COUT连接，其第一时钟输入口CLK1、第二时钟输入口CLK2、第三时钟输入口CLK3分别与电源与时序控制模块的第二时钟CK2、第四时钟CK4、第六时钟CK6相连；
第四栅极驱动单元的信号输入口VIN与第二栅极驱动单元的第一输出口COUT连接，第一时钟输入口CLK1、第二时钟输入口CLK2、及第三时钟输入口CLK3分别与电源与时序控制模块的第四时钟CK4、第六时钟CK6、第二时钟CK2相连；
第六栅极驱动单元的信号输入口VIN与第四栅极驱动单元的第一输出口COUT连接，第一时钟输入口CLK1、第二时钟输入口CLK2、第三时钟输入口CLK3分别与电源与时序控制模块的第六时钟CK6、第二时钟CK2、第四时钟CK4相连；
第一级的偶数行栅极驱动组中的第二栅极驱动单元的信号输入口VIN与第二触发时钟VI2相连，所述N为正整数。
5.根据权利要求3所述的行栅极扫描驱动器，其特征在于，所述第一至第六时钟的高电平相等，所述第一至第六时钟的低电平与低电压VS相等。
6.一种如权利要求1-2任一项所述的栅极驱动单元的驱动方法，其特征在于，第一时钟输入口CLK1、第二时钟输入口CLK2以及第三时钟输入口CLK3所输入的时钟脉冲宽度相同，占空比为16.7％，各时钟脉冲间隔与时钟脉冲宽度相同，且电平脉冲从第一时钟输入口CLK1依次向第二时钟输入口CLK2、第三时钟输入口CLK3以脉冲间隔移位流动；
栅极驱动单元的驱动过程具体包括信号输入初始阶段、信号保持阶段、信号输出阶段及信号置位阶段；
信号输入初始阶段：信号输入口VIN输入高电平，将第四晶体管与第五晶体管打开，同时第一时钟输入口CLK1输入高电平，将信号输入模块的输出节点Q充电至高电平；信号输入口VIN的高电平也将第一晶体管(M1)和第二晶体管(M2)打开，第二晶体管源极的充电使得第三晶体管(M3)打开，输出节点QB被打开的第一晶体管(M1)和第三晶体管(M3)拉低至低电平，关断第八晶体管(M8)，完成两个输出节点Q、QB电平的配置，此时第九晶体管(M9)和第十一晶体管(M11)打开，第十晶体管(M10)与第十二晶体管(M12)关断；第二时钟输入口CLK2和第三时钟输入口CLK3输入低电平，第六晶体管关断，此阶段经历16.7％时钟周期时间；
信号保持阶段：第一时钟输入口CLK1、信号输入口VIN由高电平变化为低电平，第四晶体管(M4)和第五晶体管(M5)被关断，输出节点Q电位保持在高电平，同时信号输入口VIN电平的跳变，并且第一晶体管(M1)、第二晶体管(M2)以及第三晶体管(M3)的关断，节点QB处于浮动状态，由于电容C1的耦合作用，QB的低电平下降到更低的水平并保持。此时第二时钟输入口CLK2和第三时钟输入口CLK3的输入仍为低电平，此阶段同时也为行栅极扫描器另一侧的信号输入初始阶段，经历时间为16.7％时钟周期时间；
信号输出阶段：第二时钟输入口CLK2输入高电平，第一输出口COUT和第二输出口OUT充电至高电平，由于第二电容的自举作用，节点Q的高电平上升到更高水平，第九晶体管(M9)及第十一晶体管(M11)被充分打开；此时节点QB的电平仍保持在更低的水平，将第十晶体管(M10)和第十二晶体管(M12)彻底关断，保持第一输出口COUT及第二输出口OUT持续稳定的高电平输出；此阶段第一时钟输入口CLK1和第三时钟输入口CLK3输入低电平，经历时间为
16.7％时钟周期时间，之后第二时钟输入口CLK2输入变为低电平，第一输出口COUT及第二输出口OUT放电至低电平，完成一个脉冲宽度的信号输出，此时节点Q和节点QB分别保持高电平和低电平，在经历16.7％时钟周期时间后驱动单元进入信号置位阶段；
信号置位阶段：第三时钟输入口CLK3输入高电平信号，第六晶体管(M6)打开，反相器输出节点QB充电至高电平，将第八晶体管(M8)打开，节点Q被拉低至低电平，此时两个输出模块的第九晶体管(M9)和第十一晶体管(M11)被关断，第十晶体管(M10)和第十二晶体管(M12)被打开，之后第二时钟输入口CLK2的跳变不会引起第一输出口COUT和第二输出口OUT的电平变化。此阶段经历时间为16.7％时钟周期时间。
7.根据权利要求3-5任一项所述的行栅极扫描驱动器的驱动方法，其特征在于，第一时钟CK1、第二时钟CK2、第三时钟CK3、第四时钟CK4、第五时钟CK5、第六时钟CK6的脉冲宽度和周期相同，占空比为16.7％，且为电平脉冲由第一时钟CK1，依次向第二时钟CK2、第三时钟CK3、第四时钟CK4、第五时钟CK5、第六时钟CK6循环移位的流水线时序；
当第一触发时钟VI1产生与第一时钟CK1相同的电平脉冲时，奇数行栅极扫描驱动阵列进入初始化阶段，1/3时钟周期T后，奇数行栅极扫描驱动阵列第一级栅极驱动单元产生栅极驱动信号，随后各级栅极驱动单元由时钟驱动逐级产生栅极驱动信号，同样的，当第二触发时钟VI2产生与第二时钟CK2相同的电平脉冲时，偶数行栅极扫描驱动阵列进入初始化阶段，1/3时钟周期T后，偶数行栅极扫描驱动阵列第一级栅极驱动单元产生栅极驱动信号，随后各级栅极驱动单元由时钟驱动逐级产生栅极驱动信号，特别的，当奇数行栅极扫描驱动阵列以及偶数行栅极扫描驱动阵列的最后一级栅极驱动单元产生栅极驱动信号的同时，第一触发时钟VI1产生与该奇数行栅极驱动信号相同的电平脉冲，第二触发时钟VI2也产生与该偶数行栅极驱动信号相同的电平脉冲，行栅极扫描驱动器进入重复阶段，1/3时钟周期T后，奇偶行栅极扫描驱动阵列的第一级栅极驱动单元分别第二次产生栅极驱动信号，此时，一个完整的行栅极扫描驱动过程结束。

说明书全文

一种栅极驱动单元及行栅极扫描驱动器及其驱动方法

技术领域

[0001] 本发明涉及有源矩阵发光平板显示器的行栅极扫描领域，具体涉及一种栅极驱动单元及行栅极扫描驱动器及其驱动方法。

背景技术

[0002] 传统的显示面板行栅极驱动电路需要专门的驱动芯片，通过工艺将芯片压接在玻璃基板上驱动像素电路。近年来，随着技术的发展，利用薄膜晶体管在显示面板中直接集成行栅极驱动电路来代替驱动芯片的行集成技术已成为当前研究的热门。行集成技术中使栅极驱动电路与像素电路集成在同一阵列，可以通过布局布线避免信号走线长度差异引起的时序混乱，提高信号质量；还可以减少基板面积，减少工艺步骤以降低成本。此外，对于中小尺寸显示屏，行集成技术能够极大缩短边框距离，实现窄边框以符合人们审美需求。行集成技术还能够很好的解决传统芯片不能应用于柔性显示的难题。

[0003] 新型的氧化物薄膜晶体管器件因其优良的性能、简单的制造工艺成为了近年来热门研究对象，但氧化物薄膜晶体管是N型器件，并且具有负阈值电压的特性，若使用针对正阈值电压特性晶体管开发的行扫描电路，则会因氧化物薄膜晶体管不能彻底关闭而导致电路功耗剧增甚至无法正常工作。为了彻底关断氧化物薄膜晶体管，大多数新型的行扫描驱动电路内部会用到两个甚至两个以上的负电源，然而多负电源会让电路结构变得复杂，内部连线增加，电路面积增大，同时对各电源的要求也更为严苛。此外，大多数行扫描器采用了单边驱动架构，使得行集成电路只能集中在屏幕一侧，未能很好利用屏幕的对称性，造成空间的浪费，不符合人们对窄边框的审美需求。

发明内容

[0004] 为了克服现有技术存在的缺点与不足，本发明首要目的是提供一种栅极扫描驱动单元及行栅极扫描驱动器，

[0005] 本发明的另一个目的是提供一种栅极驱动单元及行栅极扫描驱动器的驱动方法。

[0006] 本发明采用如下技术方案：

[0007] 一种栅极驱动单元，由信号输入模块、负压模块、反相器模块、级联输出模块及扫描输出模块构成，所述栅极驱动单元的控制信号包括第一时钟输入口CLK1、第二时钟输入口CLK2、第三时钟输入口CLK3、第一电源口VSS、信号输入口VIN、第一输出口COUT及第二输出口OUT；

[0008] 所述信号输入模块由第四晶体管M4、第五晶体管M5及第七晶体管M7构成，第四晶体管M4和第五晶体管M5的栅极与信号输入口VIN相连，第四晶体管M4的漏极与第一时钟输入口CLK1相连，其源极分别与第五晶体管M5的漏极及第七晶体管M7的源极相连，第五晶体管M5的源极作为信号输入模块的输出节点Q；第七晶体管M7作为反馈晶体管，其漏极与第二时钟输入口CLK2相连，其栅极与第一输出口COUT连接；

[0009] 反相器模块由第六晶体管M6及第八晶体管M8构成，第六晶体管M6的漏极和栅极与第三时钟输入口CLK3相连，其源极与第八晶体管M8的栅极相连，并作为反相器模块的输出节点QB；第八晶体管M8的漏极与信号输入模块的输出节点Q相连，第八晶体管M8的源极与第一电源口VSS相连；

[0010] 负压模块由第一晶体管M1、第二晶体管M2、第三晶体管M3及第一存储电容C1构成；所述第一晶体管M1的漏极、第二晶体管M2的漏极及第一存储电容C1的一端均与节点QB连接，所述第一晶体管M1的栅极、第二晶体管M2的栅极、第一存储电容C1的另一端与信号输入口VIN相连，第一晶体管M1的源极与第三晶体管M3的漏极相连，第二晶体管M2的源极与第三晶体管M3的栅极相连，第三晶体管M3的源极与第一电源口VSS相连；

[0011] 级联输出模块由第九晶体管M9、第十晶体管M10及第二存储电容C2构成，所述第九晶体管M9的漏极与第二时钟输入口CLK2相连，所述第九晶体管M9的栅极、第二存储电容C2的一端与节点Q相连，第九晶体管M9的源极、第十晶体管M10的漏极及第二存储电容C2的另一端均与第一输出口COUT相连；第十晶体管M10的栅极与反向器模块输出节点QB相连，第十晶体管M10的源极与第一电源口VSS相连；

[0012] 扫描输出模块由第十一晶体管M11及第十二晶体管M12构成，所述第十一晶体管M11的漏极与第二时钟输入口CLK2相连，第十一晶体管M11的栅极与信号输入模块的输出节点Q相连，第十一晶体管M11的源极与第十二晶体管M12的漏极均与第二输出口OUT相连；第十二晶体管M12的栅极与反相器模块的输出节点QB相连，第十二晶体管M12的源极与第一电源口VSS相连。

[0013] 所述第一、第二、第三、第四、第五、第六、第七、第八、第九、第十、第十一及第十二晶体管均为N型薄膜晶体管。

[0014] 一种栅极驱动单元构成的行栅极扫描驱动器，包括电源与时序控制模块、用于驱动显示器行数为奇数的奇数行栅极驱动阵列以及用于驱动显示器为偶数的偶数行栅极驱动阵列；

[0015] 所述电源与时序控制模块的输出信号为低电压VS、第一时钟CK1、第二时钟CK2、第三时钟CK3、第四时钟CK4、第五时钟CK5、第六时钟CK6、第一触发时钟VI1及第二触发时钟VI2；

[0016] 所述奇数行栅极驱动阵列由N级奇数行栅极驱动组构成，所述奇数行栅极驱动组由第一、第三及第五栅极驱动单元交替相连构成；

[0017] 所述偶数行栅极驱动阵列由N级偶数行栅极驱动组构成，所述偶数行栅极驱动组由第二、第四及第六栅极驱动单元交替相连构成；

[0018] 第一、第二、第三、第四、第五及第六栅极驱动单元的控制信号均包括第一时钟输入口CLK1、第二时钟输入口CLK2、第三时钟输入口CLK3、第一电源口VSS、信号输入口VIN、第一输出口COUT及第二输出口OUT。

[0019] 所有栅极驱动单元的第一电源口VSS与低电压VS相连；

[0020] 在奇数行栅极驱动阵列中，第N级的奇数行栅极驱动组中，第一栅极驱动单元的信号输入口VIN与N-1级奇数行栅极驱动组中的第五栅极驱动单元的第一输出口COUT连接，第一栅极驱动单元的第一时钟输入口CLK1、第二时钟输入口CLK2、第三时钟输入口CLK3分别与电源与时序控制模块的第一时钟CK1、第三时钟CK3、第五时钟CK5相连；

[0021] 第三栅极驱动单元的第一时钟输入口CLK1、第二时钟输入口CLK2、及第三时钟输入口CLK3分别与电源与时序控制模块的第三时钟CK3、第五时钟CK5、第一时钟CK1相连，其信号输入口VIN与第一栅极驱动单元的第一输出口COUT连接；

[0022] 第五栅极驱动单元的第一时钟输入口CLK1、第二时钟输入口CLK2、第三时钟输入口CLK3分别与电源与时序控制模块的第五时钟CK5、第一时钟CK1、第三时钟CK3相连，其信号输入口VIN与第三栅极驱动单元的第一输出口COUT连接；

[0023] 特别的，第一级的奇数行栅极驱动组中的第一栅极驱动单元的信号输入口VIN与第一触发时钟VI1相连；

[0024] 在偶数行栅极驱动阵列中，第N级的偶数行栅极驱动组中，

[0025] 第二栅极驱动单元的信号输入口VIN与N-1级偶数行栅极驱动组中的第六栅极驱动单元的第一输出口COUT连接，其第一时钟输入口CLK1、第二时钟输入口CLK2、第三时钟输入口CLK3分别与电源与时序控制模块的第二时钟CK2、第四时钟CK4、第六时钟CK6相连；

[0026] 第四栅极驱动单元的信号输入口VIN与第二栅极驱动单元的第一输出口COUT连接，第一时钟输入口CLK1、第二时钟输入口CLK2、及第三时钟输入口CLK3分别与电源与时序控制模块的第四时钟CK4、第六时钟CK6、第二时钟CK2相连；

[0027] 第六栅极驱动单元的信号输入口VIN与第四栅极驱动单元的第一输出口COUT连接，第一时钟输入口CLK1、第二时钟输入口CLK2、第三时钟输入口CLK3分别与电源与时序控制模块的第六时钟CK6、第二时钟CK2、第四时钟CK4相连；

[0028] 特别的，第一级的偶数行栅极驱动组中的第二栅极驱动单元的信号输入口VIN与第二触发时钟VI2相连，所述N为正整数。

[0029] 所述第一至第六时钟信号的高电平相等，所述第一至第六时钟信号的低电平与低电压VS相等。

[0030] 一种栅极驱动单元的驱动方法，第一时钟输入口CLK1、第二时钟输入口CLK2以及第三时钟输入口CLK3所输入的时钟脉冲宽度相同，占空比为16.7％，各时钟脉冲间隔与时钟脉冲宽度相同，且电平脉冲从第一时钟输入口CLK1依次向第二时钟输入口CLK2、第三时钟输入口CLK3以脉冲间隔移位流动；

[0031] 栅极驱动单元的驱动过程具体包括信号输入初始阶段、信号保持阶段、信号输出阶段及信号置位阶段；

[0032] 信号输入初始阶段：信号输入口VIN输入高电平，将第四晶体管M4与第五晶体管M5打开，同时第一时钟输入口CLK1输入高电平，将信号输入模块的输出节点Q充电至高电平；信号输入口VIN的高电平也将第一晶体管M1和第二晶体管M2打开，第二晶体管M2源极的充电使得第三晶体管M3打开，节点QB被打开的第一晶体管M1和第三晶体管M3拉低至低电平，关断第八晶体管M8，完成两个节点Q、QB电平的配置，此时第九晶体管M9和第十一晶体管M11打开，第十晶体管M10与第十二晶体管M12关断；第二时钟输入口CLK2和第三时钟输入口CLK3输入低电平，第六晶体管M6关断，此阶段经历16.7％时钟周期时间；

[0033] 信号保持阶段：第一时钟输入口CLK1、信号输入口VIN由高电平变化为低电平，第四晶体管M4和第五晶体管M5被关断，节点Q电位保持在高电平。同时信号输入口VIN电平的跳变，并且第一晶体管M1、第二晶体管M2以及第三晶体管M3的关断，节点QB处于浮动状态，由于电容C1的耦合作用，QB的低电平下降到更低的水平并保持。此时第二时钟输入口CLK2和第三时钟输入口CLK3的输入仍为低电平，此阶段同时也为行栅极扫描器另一侧的信号输入初始阶段，经历时间为16.7％时钟周期时间；

[0034] 信号输出阶段：第二时钟输入口CLK2输入高电平，第一输出口COUT和第二输出口OUT充电至高电平，由于电容C2的自举作用，节点Q的高电平上升到更高水平，第九晶体管M9及第十一晶体管M11被充分打开；此时节点QB的电平仍保持在更低的水平，将第十晶体管M10和第十二晶体管M12彻底关断，保持第一输出口COUT及第二输出口OUT持续稳定的高电平输出；此阶段第一时钟输入口CLK1和第三时钟输入口CLK3输入低电平，经历时间为16.7％时钟周期时间，之后第二时钟输入口CLK2输入变为低电平，第一输出口COUT及第二输出口OUT放电至低电平，完成一个脉冲宽度的信号输出，此时节点Q和节点QB分别保持高电平和低电平，在经历16.7％时钟周期时间后驱动单元进入信号置位阶段；

[0035] 信号置位阶段：第三时钟输入口CLK3输入高电平信号，第六晶体管M6打开，反相器输出节点QB充电至高电平，将第八晶体管M8打开，节点Q被拉低至低电平，此时两个输出模块的第九晶体管M9和第十一晶体管M11被关断，第十晶体管M10和第十二晶体管M12被打开，之后第二时钟输入口CLK2的跳变不会引起第一输出口COUT和第二输出口OUT的电平变化。此阶段经历时间为16.7％时钟周期时间。

[0036] 一种行栅极扫描驱动器的驱动方法，第一时钟CK1、第二时钟CK2、第三时钟CK3、第四时钟CK4、第五时钟CK5、第六时钟CK6的脉冲宽度和周期相同，占空比为16.7％，且为电平脉冲由第一时钟CK1，依次向第二时钟CK2、第三时钟CK3、第四时钟CK4、第五时钟CK5、第六时钟CK6循环移位的流水线时序；

[0037] 当第一触发时钟VI1产生与第一时钟CK1相同的电平脉冲时，奇数行栅极扫描驱动阵列进入初始化阶段，1/3时钟周期T后，奇数行栅极扫描驱动阵列第一级栅极驱动单元产生栅极驱动信号，随后各级栅极驱动单元由时钟驱动逐级产生栅极驱动信号，同样的，当第二触发时钟VI2产生与第二时钟CK2相同的电平脉冲时，偶数行栅极扫描驱动阵列进入初始化阶段，1/3时钟周期T后，偶数行栅极扫描驱动阵列第一级栅极驱动单元产生栅极驱动信号，随后各级栅极驱动单元由时钟驱动逐级产生栅极驱动信号，特别的，当奇数行栅极扫描驱动阵列以及偶数行栅极扫描驱动阵列的最后一级栅极驱动单元产生栅极驱动信号的同时，第一触发时钟VI1产生与该奇数行栅极驱动信号相同的电平脉冲，第二触发时钟VI2也产生与该偶数行栅极驱动信号相同的电平脉冲，行栅极扫描驱动器进入重复阶段，1/3时钟周期T后，奇偶行栅极扫描驱动阵列的第一级栅极驱动单元分别第二次产生栅极驱动信号，此时，一个完整的行栅极扫描驱动过程结束。

[0038] 本发明的有益效果：

[0039] (1)本发明的电路利用电容耦合效应构成负压模块，实现单一负电源的栅极驱动单元和行栅极扫描驱动器，有效降低外围电路的设计难度和布线要求，减小电路高低电平之间的摆幅，降低电路功耗。

[0040] (2)由于设计的负压模块能够产生更低水平的低电平，可以采用简单有效的反相器模块，避免了传统反相器结构会带来的直流通路等问题，降低电路功耗。

[0041] (3)驱动方法采用双边驱动架构，有利于实现窄边框的审美需求，利用16.7％占空比时序控制各模块，能够避免内部出现竞争冒险情况，增加电路的稳定性和可靠性，有利于实现高频显示。附图说明

[0042] 图1是本发明实施例中的栅极驱动单元的电路原理图；

[0043] 图2是本发明实施例中的行栅极扫描驱动器的结构示意图；

[0044] 图3是本发明实施例中图1栅极驱动单元的驱动时序波形图；

[0045] 图4是本发明实施例中图2行栅极扫描驱动器驱动时序波形图；

具体实施方式

[0046] 下面结合实施例及附图，对本发明作进一步地详细说明，但本发明的实施方式不限于此。

[0047] 实施例

[0048] 如图1所示，一种栅极驱动单元，其特征在于，由信号输入模块11、负压模块13、反相器模块12、级联输出模块14及扫描输出模块15构成，所述栅极驱动单元的控制信号包括第一时钟输入口CLK1、第二时钟输入口CLK2、第三时钟输入口CLK3、第一电源口VSS、信号输入口VIN、第一输出口COUT及第二输出口OUT；

[0049] 所述信号输入模块由第四晶体管M4、第五晶体管M5及第七晶体管M7构成，第四晶体管M4和第五晶体管M5的栅极与信号输入口VIN相连，第四晶体管M4的漏极与第一时钟输入口CLK1相连，其源极分别与第五晶体管M5的漏极及第七晶体管M7的源极相连，第五晶体管M5的源极作为信号输入模块的输出节点Q；第七晶体管M7作为反馈晶体管，其漏极与第二时钟输入口CLK2相连，其栅极与第一输出口COUT连接；

[0050] 反相器模块由第六晶体管M6及第八晶体管M8构成，第六晶体管M6的漏极和栅极与第三时钟输入口CLK3相连，其源极与第八晶体管M8的栅极相连，并作为反相器模块的输出节点QB；第八晶体管M8的漏极与信号输入模块的输出节点Q相连，第八晶体管M8的源极与第一电源口VSS相连；

[0051] 负压模块由第一晶体管M1、第二晶体管M2、第三晶体管M3及第一存储电容C1构成；所述第一晶体管M1的漏极、第二晶体管M2的漏极及第一存储电容C1的一端均与节点QB连接，所述第一晶体管M1的栅极、第二晶体管M2的栅极、第一存储电容C1的另一端与信号输入口VIN相连，第一晶体管M1的源极与第三晶体管M3的漏极相连，第二晶体管M2的源极与第三晶体管M3的栅极相连，第三晶体管M3的源极与第一电源口VSS相连；

[0052] 级联输出模块由第九晶体管M9、第十晶体管M10及第二存储电容C2构成，所述第九晶体管M9的漏极与第二时钟输入口CLK2相连，所述第九晶体管M9的栅极、第二存储电容C2的一端与节点Q相连，第九晶体管M9的源极、第十晶体管M10的漏极及第二存储电容C2的另一端均与第一输出口COUT相连；第十晶体管M10的栅极与反向器模块输出节点QB相连，第十晶体管M10的源极与第一电源口VSS相连；

[0053] 扫描输出模块由第十一晶体管M11及第十二晶体管M12构成，所述第十一晶体管M11的漏极与第二时钟输入口CLK2相连，第十一晶体管M11的栅极与信号输入模块的输出节点Q相连，第十一晶体管M11的源极与第十二晶体管M12的漏极均与第二输出口OUT相连；第十二晶体管M12的栅极与反相器模块的输出节点QB相连，第十二晶体管M12的源极与第一电源口VSS相连。

[0054] 所述第一、第二、第三、第四、第五、第六、第七、第八、第九、第十、第十一及第十二晶体管均为N型薄膜晶体管。

[0055] 如图2所示，一种栅极驱动单元构成的行栅极扫描驱动器，包括电源与时序控制模块20、用于驱动显示器行数为奇数的奇数行栅极驱动阵列21以及用于驱动显示器为偶数的偶数行栅极驱动阵列22；

[0056] 所述电源与时序控制模块的输出信号为低电压VS、第一时钟CK1、第二时钟CK2、第三时钟CK3、第四时钟CK4、第五时钟CK5、第六时钟CK6、第一触发时钟VI1及第二触发时钟VI2；

[0057] 所述奇数行栅极驱动阵列由N级奇数行栅极驱动组构成，所述奇数行栅极驱动组由第一、第三及第五栅极驱动单元交替相连构成；

[0058] 所述偶数行栅极驱动阵列由N级偶数行栅极驱动组构成，所述偶数行栅极驱动组由第二、第四及第六栅极驱动单元交替相连构成；

[0059] 第一、第二、第三、第四、第五及第六栅极驱动单元的控制信号均包括第一时钟输入口CLK1、第二时钟输入口CLK2、第三时钟输入口CLK3、第一电源口VSS、信号输入口VIN、第一输出口COUT及第二输出口OUT。

[0060] 所有栅极驱动单元的第一电源口VSS与低电压VS相连；

[0061] 在奇数行栅极驱动阵列中，第N级的奇数行栅极驱动组中，第一栅极驱动单元的信号输入口VIN与N-1级奇数行栅极驱动组中的第五栅极驱动单元的第一输出口COUT连接，第一栅极驱动单元的第一时钟输入口CLK1、第二时钟输入口CLK2、第三时钟输入口CLK3分别与电源与时序控制模块的第一时钟CK1、第三时钟CK3、第五时钟CK5相连；

[0062] 第三栅极驱动单元的第一时钟输入口CLK1、第二时钟输入口CLK2、及第三时钟输入口CLK3分别与电源与时序控制模块的第三时钟CK3、第五时钟CK5、第一时钟CK1相连，其信号输入口VIN与第一栅极驱动单元的第一输出口COUT连接；

[0063] 第五栅极驱动单元的第一时钟输入口CLK1、第二时钟输入口CLK2、第三时钟输入口CLK3分别与电源与时序控制模块的第五时钟CK5、第一时钟CK1、第三时钟CK3相连，其信号输入口VIN与第三栅极驱动单元的第一输出口COUT连接；

[0064] 特别的，第一级的奇数行栅极驱动组中的第一栅极驱动单元的信号输入口VIN与第一触发时钟VI1相连；

[0065] 在偶数行栅极驱动阵列中，第N级的偶数行栅极驱动组中，

[0066] 第二栅极驱动单元的信号输入口VIN与N-1级偶数行栅极驱动组中的第六栅极驱动单元的第一输出口COUT连接，其第一时钟输入口CLK1、第二时钟输入口CLK2、第三时钟输入口CLK3分别与电源与时序控制模块的第二时钟CK2、第四时钟CK4、第六时钟CK6相连；

[0067] 第四栅极驱动单元的信号输入口VIN与第二栅极驱动单元的第一输出口COUT连接，第一时钟输入口CLK1、第二时钟输入口CLK2、及第三时钟输入口CLK3分别与电源与时序控制模块的第四时钟CK4、第六时钟CK6、第二时钟CK2相连；

[0068] 第六栅极驱动单元的信号输入口VIN与第四栅极驱动单元的第一输出口COUT连接，第一时钟输入口CLK1、第二时钟输入口CLK2、第三时钟输入口CLK3分别与电源与时序控制模块的第六时钟CK6、第二时钟CK2、第四时钟CK4相连；

[0069] 特别的，第一级的偶数行栅极驱动组中的第二栅极驱动单元的信号输入口VIN与第二触发时钟VI2相连，所述N为正整数。

[0070] 如图3所示，所述第一至第六时钟信号的高电平相等，所述第一至第六时钟信号的低电平与低电压VS相等。

[0071] 一种栅极驱动单元的驱动方法，第一时钟输入口CLK1、第二时钟输入口CLK2以及第三时钟输入口CLK3所输入的时钟脉冲宽度相同，作为另一侧(奇数或偶数行)的工作时间，占空比为16.7％，各时钟脉冲间隔与时钟脉冲宽度相同，且电平脉冲从第一时钟输入口CLK1依次向第二时钟输入口CLK2、第三时钟输入口CLK3以脉冲间隔移位流动；

[0072] 栅极驱动单元的驱动过程具体包括信号输入初始阶段、信号保持阶段、信号输出阶段及信号置位阶段；

[0073] 信号输入初始阶段：信号输入口VIN输入高电平，将第四晶体管M4与第五晶体管M5打开，同时第一时钟输入口CLK1输入高电平，将信号输入模块的输出节点Q充电至高电平；信号输入口VIN的高电平也将第一晶体管M1和第二晶体管M2打开，第二晶体管M2源极的充电使得第三晶体管M3打开，节点QB被打开的第一晶体管M1和第三晶体管M3拉低至低电平，关断第八晶体管M8，完成两个节点Q、QB电平的配置，此时第九晶体管M9和第十一晶体管M11打开，第十晶体管M10与第十二晶体管M12关断；第二时钟输入口CLK2和第三时钟输入口CLK3输入低电平，第六晶体管M6关断，此阶段经历16.7％时钟周期时间；

[0074] 信号保持阶段：第一时钟输入口CLK1、信号输入口VIN由高电平变化为低电平，第四晶体管M4和第五晶体管M5被关断，节点Q电位保持在高电平。同时信号输入口VIN电平的跳变，并且第一晶体管M1、第二晶体管M2以及第三晶体管M3的关断，节点QB处于浮动状态，由于电容C1的耦合作用，QB的低电平下降到更低的水平并保持。此时第二时钟输入口CLK2和第三时钟输入口CLK3的输入仍为低电平，此阶段同时也为行栅极扫描器另一侧的信号输入初始阶段，经历时间为16.7％时钟周期时间；

[0075] 信号输出阶段：第二时钟输入口CLK2输入高电平，第一输出口COUT和第二输出口OUT充电至高电平，由于电容C2的自举作用，节点Q的高电平上升到更高水平，第九晶体管M9及第十一晶体管M11被充分打开；此时节点QB的电平仍保持在更低的水平，将第十晶体管M10和第十二晶体管M12彻底关断，保持第一输出口COUT及第二输出口OUT持续稳定的高电平输出；此阶段第一时钟输入口CLK1和第三时钟输入口CLK3输入低电平，经历时间为16.7％时钟周期时间，之后第二时钟输入口CLK2输入变为低电平，第一输出口COUT及第二输出口OUT放电至低电平，完成一个脉冲宽度的信号输出，此时节点Q和节点QB分别保持高电平和低电平，在经历16.7％时钟周期时间后驱动单元进入信号置位阶段；

[0076] 信号置位阶段：第三时钟输入口CLK3输入高电平信号，第六晶体管M6打开，反相器输出节点QB充电至高电平，将第八晶体管M8打开，节点Q被拉低至低电平，此时两个输出模块的第九晶体管M9和第十一晶体管M11被关断，第十晶体管M10和第十二晶体管M12被打开，之后第二时钟输入口CLK2的跳变不会引起第一输出口COUT和第二输出口OUT的电平变化。此阶段经历时间为16.7％时钟周期时间。

[0077] 如图4所示，一种行栅极扫描驱动器的驱动方法，第一时钟CK1、第二时钟CK2、第三时钟CK3、第四时钟CK4、第五时钟CK5、第六时钟CK6的脉冲宽度和周期相同，占空比为16.7％，且为电平脉冲由第一时钟CK1，依次向第二时钟CK2、第三时钟CK3、第四时钟CK4、第五时钟CK5、第六时钟CK6循环移位的流水线时序；

[0078] 当第一触发时钟VI1产生与第一时钟CK1相同的电平脉冲时，奇数行栅极扫描驱动阵列进入初始化阶段，1/3时钟周期T后，奇数行栅极扫描驱动阵列第一级栅极驱动单元产生栅极驱动信号，随后各级栅极驱动单元由时钟驱动逐级产生栅极驱动信号，同样的，当第二触发时钟VI2产生与第二时钟CK2相同的电平脉冲时，偶数行栅极扫描驱动阵列进入初始化阶段，1/3时钟周期T后，偶数行栅极扫描驱动阵列第一级栅极驱动单元产生栅极驱动信号，随后各级栅极驱动单元由时钟驱动逐级产生栅极驱动信号，特别的，当奇数行栅极扫描驱动阵列以及偶数行栅极扫描驱动阵列的最后一级栅极驱动单元产生栅极驱动信号的同时，第一触发时钟VI1产生与该奇数行栅极驱动信号相同的电平脉冲，第二触发时钟VI2也产生与该偶数行栅极驱动信号相同的电平脉冲，行栅极扫描驱动器进入重复阶段，1/3时钟周期T后，奇偶行栅极扫描驱动阵列的第一级栅极驱动单元分别第二次产生栅极驱动信号，此时，一个完整的行栅极扫描驱动过程结束。

[0079] 本发明栅极驱动单元由信号输入模块、负压模块、反相器模块、级联输出模块及扫描输出模块构成，通过负压模块，栅极驱动单元仅需单一负电源就可正常工作，不仅降低对外部电路设计的要求，简化电路结构，还有利于减小电路电平的摆幅，降低电路功耗。同时电路采用双边驱动架构，容易实现窄边框的审美需求。多级栅极驱动单元串联并与相对应的驱动时序相连便构成行栅极扫描驱动器，单边驱动器需要3个驱动时钟信号，双边即为6个驱动时钟信号，采用流水线式驱动时序，占空比皆为16.7％。在级联输出模块中利用电容耦合作用提高栅压，并且负压模块中负压衰减特性，有利于在高分辨率显示中的应用。

[0080] 上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受所述实施例的限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。

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一种栅极驱动单元及行栅极扫描驱动器及其驱动方法

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