本发明涉及一种内金属介电层结构及其形成方法，尤指应用于具多重金属层结 构的集成电路中的内金属介电层结构及其形成方法。

在半导体组件的积成度与复杂性渐渐的增加之后，原本单层便足以负担其上晶 体管、电阻、电容等组件间的连接的金属层，现今已无法满足需求，而必须利用多 重金属层的结构才能完成整个集成电路的导线连接。

而在多重金属层的制作过程中，位于两金属层间是具一用以绝缘的内金属介电 层(Inter-Metal-Dielectrics Layer)，而该内金属介电层经常运用一种三明治 式(Sandwich Type)的结构来完成并同时达到局部平坦化的作用，以利接下来所 制作的上层金属层的进行，且经微影蚀刻所转移的导线图案亦将较为准确。

请参见图1所示，在下方的第一金属层11与上方的第二金属层15间是依序成 长有以等离子体加强化学气相沉积法(PECVD)所完成的第一氧化硅(PE-Oxide) 层12、旋涂式玻璃(Spin On Glass，SOG)层13、以及同样以等离子体加强化学 气相沉积法(PECVD)所完成的第二氧化硅(PE-Oxide)层14来组成三明治式结构 的内金属介电层，其中完成旋涂式玻璃层(Spin On Glass，SOG)层13的平坦化 方法有未蚀刻法(NEB)以及部份蚀刻法(PEB)等，在此不与赘述。

再请参见图2，其所示为在多重金属层构造中提供金属插塞(plug)通过的导 通孔(via through hole)示意图，其中透孔构造21是穿透该第二氧化硅(PE-Oxide) 层14、旋涂式玻璃(Spin On Glass，SOG)层13以及第一氧化硅(PE-Oxide)层 12而到达第一层金属层11，其是用以提供金属插塞(plug)的形成，而蚀刻出该 透孔构造21的方法通常为湿蚀刻加上干蚀刻的方式，以便能个别形成倾斜侧壁轮 廓部份211以及垂直侧壁部份212，进而能提供该金属插塞成长所需的较佳轮廓 (profile)，尤其因铝插塞的阶梯覆盖(step coverage)能力较差，故需以湿蚀 刻步骤来完成倾斜侧壁轮廓部份211，以确保插塞连接完成的可靠性。

但由于形成倾斜侧壁轮廓部份211的湿蚀刻制程，一般是调整蚀刻时间的长短 来进行其蚀刻厚度的控制，而上述三明治式结构的内金属介电层将因为具有(a) 以等离子体加强化学气相沉积法所完成氧化硅(PE-Oxide)与旋涂式玻璃(SOG) 的湿蚀刻比大于1∶10，且(b)以等离子体加强化学气相沉积法所完成氧化硅 (PE-Oxide)层可能具有孔洞(pin hole)的缺陷等问题，以致极易发生第二氧化 硅层14被沿孔洞蚀穿，而使得下层旋涂式玻璃(SOG)被掏空，进而导致第二氧化 硅层14发生剥离现象。

另外，当人们在图3所示在芯片边缘提供切割的街道区构造上利用光刻胶38 来定义出蚀刻图案后，而欲以湿蚀刻加上干蚀刻的方式在第一氧化硅(PE-Oxide) 层35、旋涂式玻璃(Spin On Glass，SOG)层36以及第二氧化硅(PE-Oxide)层 37上进行蚀刻时，其中由于芯片30上所成长的厚度约4k*的场氧化层31、厚度约 6k*的内层介电材料(Inter Layer Dielectric)层32以及厚度约7k*的第一层金 属层33后，相对于街道区34已有相当大的地势差，而且因为(c)以等离子体加 强化学气相沉积法所完成氧化硅(PE-Oxide)的阶梯覆盖(step coverage)率可 能小于60％(图3中的a比上b)，故于其间所成长的以等离子体加强化学气相沉 积法(PECVD)所完成的第一氧化硅(PE-Oxide)层35、旋涂式玻璃(Spin On Glass， SOG)层36、以及同样以等离子体加强化学气相沉积法(PECVD)所完成的第二氧 化硅(PE-Oxide)层37的形状将如图所示的不甚理想，以及因为(d)金属图型边 缘的应力集中效应(metal pattern edge stress concentration)将会加强湿蚀 刻对于金属层边缘处的蚀刻速度(图3所示箭头与裂痕系表示出该金属层因经温度 下降而向内收缩所导致该边缘处的组织脆弱)等问题的可能发生，于是在实际制程 中必须缩短蚀刻时间，以留下厚度至少约为3k*的氧化硅层做为如图2所示的安全 区域(safety margin)22，进而能避免因上述(a)(b)(c)(d)情况发生时， 所导致第二氧化硅层14被蚀穿后使下层旋涂式玻璃(SOG)被掏空而使第二氧化硅 层14产生剥离现象，但如此作法将造成下列两个互相冲突而难以取舍的问题：(1) 因进行师蚀刻需预留安全区域(asfety margin)，如此将导致倾斜侧壁轮廓部份 211的形状较为不佳，影响后续金属插塞的成长。(2)若成长较厚的第二氧化硅 (PE-Oxide)层14来使得倾斜侧壁轮廓部份211的形状较为良好时，将同时造成 整体厚度增加而使地势增高的缺点。

而如何解决上述已有技术手段的缺点，幷提供一实际技术手段来达成，为开发 本发明的主要目的。

本发明为一种内金属介电层结构，其应用于具多重金属层结构的集成电路中， 该集成电路具有第一金属层以及第二金属层，而本内金属介电层结构包含：第一氧 化硅层，位于该第一金属层之上；旋涂式玻璃层，位于该第一氧化硅层之上；蚀刻 终止层，位于该旋涂式玻璃层之上；以及第二氧化硅层，位于该蚀刻终止层之上与 该第二金属层之下，其中该蚀刻终止层于后续导通孔(via through hole)制作过 程中所进行的湿蚀刻，相对于这些氧化硅层与该旋涂式玻璃层具有低蚀刻比的特 性，而能得一较佳的导通孔轮廓。

根据上述构想，内金属介电层结构中该第一氧化硅层与该第二氧化硅层由等离 子体加强化学气相沉积法所完成。

根据上述构想，内金属介电层结构中该蚀刻终止层由选自氮化硼、碳化硅、非 晶硅中的材质所完成。

根据上述构想，内金属介电层结构中为形成该导通孔(via through hole)所 进行的该湿蚀刻为运用一缓冲氧化物蚀刻液(Buffer Oxide Etcher，BOE)所进行 的化学湿蚀刻(Chemical Wet Etch)。

根据上述构想，内金属介电层结构中该蚀刻终止层是由以等离子体加强化学气 相沉积法所沉积厚度约为200埃至1000埃的氮化硅所完成。

根据上述构想，内金属介电层结构中该由氮化硅所完成的蚀刻终止层与该第二 氧化硅层是与同一反应室内以等离子体加强化学气相沉积法所形成。

本发明的另一方面为一种内金属介电层形成方法，其应用于具有多重金属层结 构的集成电路中，该集成电路具有第一金属层以及第二金属层，而本方法包含下列 步骤：在该第一金属层之上形成第一氧化硅层；在该第一氧化硅层之上形成旋涂式 玻璃层；在该旋涂式玻璃层之上形成蚀刻终止层；以及在该蚀刻终止层之上形成第 二氧化硅层，进而完于该第一金属层与该第二金属层之间的该内金属介电层，其中 该蚀刻终止层于后续的导通孔(via through hole)于这些氧化硅层与该旋涂式玻 璃层具有一低蚀刻的特性，而能得的较佳的导通孔轮廓。

根据上述构想，内金属介电层形成方法中该第一氧化硅层与该第二氧化硅层是 由一等离子体加强化学气相沉积法所完成。

根据上述构想，内金属介电层结构中该蚀刻终止层是由选自氮化硼、碳化硅、 非晶硅中之一材质所完成。

根据上述构想，内金属介电层结构中为形成该导通孔(via through hole)所 进行的该湿蚀刻为运用一缓冲氧化物蚀刻液(Buffer Oxide Etcher，BOE)所进行 的化学湿蚀刻(Chemical Wet Etch)。

根据上述构想，内金属介电层结构中该蚀刻终止层是由以等离子体加强化学气 相沉积法所沉积厚度约为200埃至1000埃的氮化硅所完成。

根据上述构想，内金属介电层结构中该由氮化硅所完成的蚀刻终止层与该第二 氧化硅层是在同一反应室内以等离子体加强化学气相沉积法所形成。

本发明将藉由下列附图及详细说明，得一更深入的了解：

图1为传统三明治式(Sandwich Type)结构的内金属介电层示意图。

图2为传统三明治式(Sandwich Type)结构的内金属介电层中用以提供金属 插塞(plug)沉积生长的导孔(via through hole)剖面示意图。

图3为于完成在芯片边缘提供切割的街道区处的传统三明治式(Sandwich)结 构的内金属介电层的示意图。

图4为本发明较佳实施例所揭示的内金属介电层结构示意图。

图5是在本发明较佳实施例所揭示的内金属介电层中用以提供金属插塞 (plug)沉积生长的导通孔(via through hole)剖面示意图。

图6为在完成在芯片边缘提供切割的街道区处的本发明较佳实施例所揭示的 内金属介电层的示意图。

请参见图4，其为本发明较佳实施例的构造示意图，其中在第一金属层41与 上方的第二金属层46间依序成长有以等离子体加强化学气相沉积法(PECVD)所完 成的第一氧化硅(PE-Oxide)层42、旋涂式玻璃(Spin On Glass，SOG)层43、 蚀刻终止层44以及同样以等离子体加强化学气相沉积法(PECVD)所完成的第二氧 化硅(PE-Oxide)层45来组成本发明所揭示的新内金属介电层结构，其中该蚀刻 终止层44是由氮化硅、氮化硼、碳化硅、非晶硅等材质所完成，主要因为上述材 质不易被形成该导通孔(via through hole)所进行的湿蚀刻所侵蚀，故可避免当 第二氧化硅层45被沿孔洞蚀穿所产生旋涂式玻璃层43被掏空而导致第二氧化硅层 45发生剥离现象。

举例而言，当蚀刻终止层是由以等离子体加强化学气相沉积法所沉积厚度约为 200埃至1000埃的氮化硅(SiNx，0.8＜x＜1.2)所完成时，因为在运用缓冲氧化物 蚀刻液(Buffer Oxide Etcher，BOE)所进行的化学湿蚀刻(Chemical Wet Etch) 下，氮化硅、氧化硅以及旋涂式玻璃层的蚀刻率约为1∶10∶100(尚视薄膜沉积 条件而定)，因而可成功避免旋涂式玻璃层43可能被掏空而导致第二氧化硅层45 发生剥离的现象，且氮化硅所完成的蚀刻终止层44与该第二氧化硅层45可于同一 反应室内，以沉积温度低于摄氏500度以下的等离子体加强化学气相沉积法所形 成，并未增加其制程复杂度。

再请参见图5，其所示为在本发明较佳实施例所揭示的多重金属层构造中具有 金属插塞(plug)通过的导通孔(via through hole)示意图，其中透孔构造51 是穿透该第二氧化硅(PE-Oxide)层45、蚀刻终止层44、旋涂式玻璃(Spin On Glass， SOG)层43以及第一氧化硅(PE-Oxide)层42而到达第一层金属层41，而由于蚀 刻终止层44的功能可有效避免旋涂式玻璃层43被掏空的可能，于是在实际制程中 便毋需缩短蚀刻时间，而留下厚度过大的安全区域(safety margin)52，因此在 不必成长较厚的第二氧化硅(PE-Oxide)层45的情况下便可获得形状良好的倾斜 侧壁轮廓部份511。

另外，当人们在图6所示在芯片边缘提供切割的街道区构造上利用光刻胶69 来定义出蚀刻图案后，而欲以湿蚀刻加上干蚀刻的方式于第一氧化硅(PE-Oxide) 层65、旋涂式玻璃(Spin On Glass，SOG)层66、蚀刻终止层67以及第二氧化硅 (PE-Oxide)层68上进行蚀刻时，即使芯片60上所成长的厚度约4k埃的场氧化 层61、厚度约6k埃的内层介电材料(Inter Layer Dielectric)层62以及厚度 约7k埃的第一层金属层63后，相对于街道区64已有相当大的地势差。

而且因为以等离子体加强化学气相沉积法所完成氧化硅(PE-Oxide)的阶梯覆 盖(step coverage)率可能小于60％(图6中的a比上b)，所导致于其间所成长 的以等离子体加强化学气相沉积法(PECVD)所完成的第一氧化硅(PE-Oxide)层 65、旋涂式玻璃(Spin On Glass，SOG)层66、蚀刻终止层67以及第二氧化硅 (PE-Oxide)层68的形状不甚理想，甚至因为(d)金属图型边缘的应力集中效应 (metal pattern edge stress concentration)将会加强湿蚀刻对于第一金属层 63边缘处的蚀刻速度(图中所示箭头与裂痕系表示出该第一金属层63因经温度下 降而向内收缩所导致该边缘处的组织脆弱)等问题所可能造成旋涂式玻璃层43被 掏空的情况，皆因蚀刻终止层44的功效而能有效避免，确实达成发展本发明的主 要目的。

本发明可由本技术领域的人员进行种种变化，但这些变化都包含在所附的权利 要求范围内。