DDC(Digital Down Converter)数字向下转换器是MRI扫描控制系统 中射频接收部分的核心模块，负责完成数字化FID(Free Induced Decay) 自由感应衰减信号的解调、向下数据率转换、数字滤波等功能，与MRI图 像信噪比SNR(Signal-to-Noise-Rate)直接相关。同时，DDC数字向下转 换器也是现代通信系统核心器件，承担数字通信信号的后处理功能。
传统MRI扫描控制系统中的数字向下转换器，以及当前数字通信系统 的数字信号接收处理，大都采用专用可编程的DDC芯片实现，因而相应产 品的生命周期会受到DDC芯片供应商的限制。
现有技术中，Altera公司提出了两种分别基于FPGA的DDC实现方法， 方法1：采用了单一类型的FIR(Finite Impulse Resonance)滤波器以及NCO (Numerically Controlled Oscillator)，实现了对基带输入信号的实部I和虚 部Q的数字向下转换(DDC)处理。实现这一转换的技术主题是通过三阶 均具有固定抽取率的、固定数据截断的FIR滤波器级联，完成总抽取率固 定为(2×4×3＝)24的数字向下转换(参考《AN 279：Digital Downconverter (DDC)Reference Design Altera July 2003，ver.2.1》； http://www.altera.com.cn/literature/an/an279.pdf)；方法2：采用了CIC (Cascaded Integrator Comb)滤波器和补偿FIR滤波器，实现了对TDM 信号的数字向下转换(DDC)处理。实现这一转换的技术主题是通过一个 抽取率恒定为R＝4的CIC滤波器，与一个110阶的补偿FIR级联，完成总 抽取率固定为(2×4＝)8的数字向下转换(《Designing Digital Down Conversion Systems using CIC and FIR Filters》； http://www.altera.com.cn/support/examples/dsp-builder/exm-digital-down-conv- cic-fir.html)。
针对方法1而言，Altera提出的方法是采用多个具有抽取功能的FIR 滤波器的级联，实现固定数据抽取率的数字向下转换，其结构如图1所示。 由于FIR的抽取率通常都较低，要实现高数据率的转换，需要多个带有抽 取功能FIR滤波器才能实现，因此这种方法要占用大量的FPGA资源，从 而导致设计成本的提高。
针对方法2而言，Altera提出的方法从结构上要优于方法1，它主要是 由CIC滤波器和补偿FIR滤波器组成，所用的资源相对少得多，但该方法 所采用的CIC滤波器的抽取率仍然是固定的，其实现的原理如图2所示， 因此这种方法只能将一个高数据率基带输入信号变成一个数值不变的低数 据率的基带信号。
通过以上对Altera两种DDC实现方法的分析，我们得出这样的结论： 方法1提供的实现结构所需FPGA资源多，同时不能根据用户的要求实现 可变数据率的实时转换；方法2提供的实现结构虽然可以节省FPGA资源， 但也不能实现可变数据率的实时转换。

针对现有技术中核磁共振射频接收信号数字向下转换方法存在的不能 实现可变数据的实时转换的问题，本发明要解决的技术问题是提供一种基 于Altera FPGA技术的核磁共振射频接收信号数字向下转换的实现装置及 方法。
为解决上述技术问题，本发明采用的技术方案是：
本发明一种核磁共振射频接收信号数字向下转换的实现装置，基于 FPGA技术实现，包括直流偏移抑制器、指令译码器、数控振荡器、实部通 道和虚部通道以及输出控制接口，其中：
直流偏移抑制器，将来自MRI射频接收线圈的自由感应衰减信号的直 流偏移量以及在数字信号处理过程中产生的直流偏移量进行抑制，并分别 发送至实部通道和虚部通道；
指令译码器，接收来自微处理器的DDC控制命令，实时解析出数控振 荡器控制字、CIC梳状滤波器相关控制字以及DDC输出控制字，分别送至 数控振荡器、实部通道及虚部通道中的CIC滤波器组件以及输出控制接口；
数控振荡器，根据指令译码器实时解析出的数控振荡器控制字，从其 同相信号输出端和正交信号输出端分别输出频率相同、相位正交、以二进 制补码表示的同相信号和正交信号，其中同相信号送入DDC的实部通道， 正交信号送入到DDC的虚部通道；
实部通道和虚部通道，完成数字化的核磁共振自由感应衰减信号从射 频信号到基带信号的正交检测操作，从高数据率到低数据率的转换操作， 以及对在数字信号处理过程中产生的直流偏移量的抑制和数据溢出的处 理；
输出控制接口，由实部通道和虚部通道的输出数据组成的并行数据输 出通道，实现与后续数字信号处理模块或数据存储器的数据通信。
所述实部通道和虚部通道均由正交检测组件、CIC滤波器组件、FIR补 偿滤波器组件组成，其中：
正交检测组件，包括射频解调器和I型抗直流抗溢出数据截断器，在 实部通道和虚部通道的射频解调器中，分别与来自数控振荡器的同相输出 信号和正交输出信号作解调运算，得到解调数据结果；I型抗直流抗溢出 数据截断器对各自通道解调输出的结果数据进行抗直流和抗溢出数据收敛 截断操作；
CIC滤波器组件，沿控制流方向依次由抽取率可变的CIC滤波器、CIC 输出调整器、II型抗直流抗溢出数据截断器、CIC增益补偿器、III型抗直 流抗溢出数据截断器组成，用于对来自MRI射频接收线圈的自由感应衰减 信号的采样数据抽取、CIC输出调整、增益补偿以及抗直流抗溢出的数据 截断操作；
FIR补偿滤波器组件，由FIR补偿滤波器及IV型抗直流抗溢出截断器组 成，用于补偿CIC滤波器通带向下卷曲的频率特性，实现直流抗溢出数据 截断，使其输出与输出控制接口的数据宽度相匹配。
本发明一种核磁共振射频接收信号数字向下转换的实现方法包括以下 步骤：
由直流偏移抑制器接收来自MRI射频接收线圈的自由感应衰减信号， 指令译码器通过标准串行接口接收来自上位机的DDC控制输入数据，
在指令译码器中对上述串行的DDC控制输入数据进行并行转换操作， 并发解析出控制字，分别送入相应的数控振荡器、实部通道及虚部通道中 的CIC滤波器组件以及输出控制接口；
正交检测组件根据数控振荡器传送的指定频率、相位及频谱的两个相 互正交的本振信号，对经直流抑制的来自MRI射频接收线圈的自由感应衰 减信号进行正交检测操作，输出的实部数据和虚部数据分别送入实部通道 的CIC滤波器组件和FIR补偿滤波器组件以及虚部通道的CIC滤波器组件 和FIR补偿滤波器组件，实现对来自MRI射频接收线圈的自由感应衰减信 号的采样数据抽取、CIC输出调整、CIC增益补偿、FIR补偿滤波以及抗直 流抗溢出数据的截断操作；
通过输出控制接口将实部数据和虚部数据进行整合，发送至后续数字 信号处理模块或数据存储器。
上述并发解析出三类控制字包括以下步骤：
定义串行通信接口协议；
如果存在复位信号且复位操作完成后，在CCLK时钟驱动下，开始侦 听串行同步触发信号的电平状态，如果出现高电平，则在其后的第一个 CCLK时钟的下降沿时刻开始读取串行数据总线上的串行数据；根据串行 通信接口协议，从串行数据总线上接收到的串行数据中解析出的数控振荡 器控制字、CIC梳状滤波器相关控制字以及DDC输出控制字，并送到对应 的缓冲器中；根据串行数据的目标地址最低位的电平状态，确定各个缓冲 器中的控制字是否加载到对应的寄存器中更新寄存器内容。
所述直流偏移抑制器抑制来自MRI射频接收线圈的自由感应衰减信号 的直流分量包括：
通过直流偏移抑制器中的FIR高通滤波器滤除来自MRI射频接收线圈 的模拟自由感应衰减信号的直流成分或者由于模数转换器件非线性导致的 直流成分，从而消除MRI图像的直流干扰噪声，FIR高通滤波器截止频率 满足如下关系式：$0<f_C\le \frac{1}{2}(f_{\mathrm{RF}}-\frac{1}{2}{\mathrm{BW}}_{\mathrm{FID}}),$其中fC为FIR高通滤波器的截止 频率，fRF为核磁共振窄带射频接收信号的载波频率，BWFID为核磁共振窄带 射频接收信号的带宽。
所述正交检测操作包括：
根据指令译码器从标准串行通信接口解析出的数控振荡器控制字中的 频率控制字、相位控制字以及频谱控制字的数值，数控振荡器(NCO)的 同相输出端和正交输出端分别输出相位正交的本振信号，其本振信号频率 均与系统输入的核磁共振自由感应信号的频率一致；其中同相本振信号输 出到实部通道，正交本振信号输出到虚部通道；
输入的MRI自由感应衰减信号，在实部通道和虚部通道的射频解调器 中，分别与来自数控振荡器的同相输出信号和正交输出信号作解调运算， 得到数据结果；
在实部通道和虚部通道的I型抗直流抗溢出数据截断器中，对各自通 道解调输出的结果数据bit32bit31bit30～bit1bit0进行抗直流和抗溢出数据收敛截 断操作。
所述CIC输出调整包括：
计算最长输出数据宽度Bfull；
根据实际抽取控制字计算移位控制字Shift_Factor，公式如下：
Shift_Factor＝(Bfull-1)-ceilling(Bin-1+Nlog2RM)；
其中Bin为输入数据宽度，R为实际抽取控制字，M为CIC微分延迟， N为CIC级数；Ceiling(X)为运算符，如果X为整数，则Ceiling(X)＝X；如 果X为小数，则Ceiling(X)等于最靠近的最大整数；
根据移位控制字Shift_Factor对CIC最长输出数据宽度Bfull数据作逻辑 左移处理；
对CIC滤波器组件中CIC输出调整器输出的数据进行II型抗直流抗溢 出数据截断操作，获得所需数据长度的CIC滤波器输出数据。
所述CIC增益补偿包括：
计算增益补偿控制字，公式如下：

其中Ceiling(X)为运算符，如果X为整数，则Ceiling(X)＝X；如果X为 小数，则Ceiling(X)等于最靠近的最大整数，N为CIC级数；R为实际抽取 控制字；
进行增益补偿乘法运算，两乘数分别为来自II型抗直流抗溢出数据截 断器的输出数据和指令译码器解析出的CIC增益补偿控制字；
通过III型抗直流抗溢出数据截断器对CIC增益补偿输出数据进行数据 截断处理。
所述FIR补偿滤波包括：
FIR滤波器采用归一化方法进行对阶数、系数宽度、输入数据宽度、 输出数据宽度、接收数据通道带宽、过渡带带宽参数设置，其中在接收通 道数据采样率为FS的前提下，抽取控制字与接收数据通道带宽的对应关系 为：-3dB单边带带宽BWSS＝0.06875FS/R；
通过运行CIC宏核生成的Matlab脚本，在上述参数设置的条件下，得 到对应最大CIC抽取率的FIR补偿滤波器系数组。
所述抗直流抗溢出的数据截断操作包括：
在正交检测组件、CIC滤波器组件以及FIR补偿滤波器组件中分别设 计有I型、II型和III型以及IV型抗直流抗溢出数据截断器，各型抗直流抗 溢出数据截断器控制过程如下：
抗直流抗溢出数据截断器接收n位宽度输入数据；
判断最高字节的高m位是否相同，其中m为最高字节的符号扩展位数；
如是，则截取第n-m-1位到第n-m-L位之间的数据，其中L为数 据截取后输出的数据宽度；
判断上述数据是否为最值；
如不是最值，则判断上述数据是否为负数；
如果不是负数，则判断截掉数据部分是否大于0.5；
如果是则截取数据部分加1；
判断上步数据是否为负数；
如果不是负数，则输出L位宽度数据；
结束。
如果截取数据部分加1之后数据是负数时，该数据变为补码，转至输 出L位宽度数据步骤。
如果截掉数据部分不大于0.5，则判断截掉数据部分是否等于0.5；
如是则判断截取数据部分是否为奇数；
如果上述判断结果为奇数，则转至截取数据部分加1步骤；如果上述 判断结果为偶数，则转至判断截取数据部分加1后数据是否是为负数步骤；
如果判断为不是最值的数据为负数，则将负数数据变成原码，转至判 断截掉数据部分是否大于0.5步骤。
当判断数据是否为最值的结果为是，则判断该数据是否为正数；
如果是，则输出L位最大正值，转至输出L位宽度数据步骤；如果该 数据为非正数，则输出L位最大负值，转至输出L位宽度数据步骤。
如果判断最高字节的高m位是否相同的结果为否，则转至判断已为最 值的数据是否为正数步骤。
所述输出控制接口通过以下步骤实现：
接收输出模式控制字；
判断上述控制字表示的输出模式为哪种位宽模式；
如果为32位位宽模式，则接收32位实部通道和虚部通道的输入数据；
判断输入的虚部通道数据是否先于输入的实部通道数据；
如果结果为是，则两个通道数据共用数据总线，按虚部数据在前、实 部数据在后的顺序输出；
判断输出数据是否是强制输出模式；
如果为否，则判断是否存在复位信号；
如果没有复位信号，则输出数据总线以及实部数据及虚部数据的同步 信号；
结束。
如果存在复位信号，则将复位信号低电平时间扩展到CIC抽取率乘以 时间常数3.275μs；
在强制模式或复位信号低电平期间无实部通道数据及虚部通知通道数 据的同步信号输出；
结束。
当判断输出数据是否是强制输出模式的判断结果为是时，转至在强制 模式或复位信号低电平期间无实部通道数据及虚部通知通道数据的同步信 号输出步骤。
当判断输入的虚部通道数据是否先于输入的实部通道数据的结果为 否，则两个通道数据共用数据总线，按实部数据在前、虚部数据在后的顺 序输出；
转至判断是否是强制输出模式步骤。
当判断上述输出模式控制字所表示的输出模式为哪种位宽模式的结果 为16位，则截取实部及虚部两通道的高16位数据；
判断上述数据是否为最值；
当上述判断结果不为最值时，被截掉的低16位数据收敛舍入到截取的 高16位数据上；
转至判断输入的虚部通道数据是否先于输入的实部通道数据步骤。
当判断上述数据为最值时，转至判断输入的虚部通道数据是否先于输 入的实部通道数据步骤。
本发明具有以下有益效果及优点：
1.实用性强，灵活性好。本发明所提供的数据向下转换的装置及方法 基于FPGA(Field Programmable Gate Array)技术实现，可以根据用户需求 灵活升级，可以完全避免由于关键器件生命周期终止而导致的整机产品无 法持续推出或随之停产等潜在危机，在实现对数字输入信号正交解调的同 时，不仅能够节省FPGA资源，而且还能够根据用户需求实时改变数据的 抽取率，从而实时变换传输信号带宽，对输出数据的异常溢出处理，抑制 来自数字输入信号中的、以及在数字信号处理过程中产生的直流偏移量， 响应时间短，具有极好的灵活性和实用性，在MRI扫描控制系统中得到了 验证。
2.应用广泛。本发明的数字向下转换(DDC)，除了用于对MRI成像 系统窄带射频信号的接收处理之外，还可以用于所有需要数据向下转换功 能的通信系统中。
附图说明
图1为现有技术中Altera的第1种DDC实现方法流程图；
图2为现有技术中Altera的第2种DDC实现方法流程图；
图3为本发明装置结构示意图；
图4为本发明方法总流程图；
图5为本发明方法中抗直流抗溢出数据截断器的工作流程图；
图6为本发明方法中输出控制接口的控制流程图。

本发明针对核磁共振的自由感应衰减(FID)信号，提出了一种基于 Altera FPGA技术的数字向下转换(DDC)的实现装置及方法，实现数字化 核磁共振自由感应衰减(FID)信号的正交检测、抽取率和通道带宽可实时 改变的数字向下转换。数字向下转换(DDC)是由完成数字向下转换功能的 VHDL源程序和FPGA芯片载体组成。数字向下转换(DDC)是通过将执行数 字向下转换功能的VHDL源程序加载到Altera公司Cyclone II系列、型号为 EP2C70F672C6N的FPGA芯片实现的。在不改变VHDL源程序的前提下， 可以将执行数字向下转换功能的VHDL源程序直接移植到Altera公司的 Cyclone III系列、Stratix II系列和Stratix III系列FPGA芯片中。
如图3所示，本发明核磁共振射频接收信号数字向下转换的实现装置， 基于FPGA技术实现，包括直流偏移抑制器、指令译码器、数控振荡器、 实部通道和虚部通道以及输出控制接口，其中：
直流偏移抑制器，对来自MRI射频接收线圈的自由感应衰减信号的直 流偏移量以及在数字信号处理过程中产生的直流偏移量进行抑制，并分别 发送至实部通道和虚部通道；
指令译码器，接收来自上位机的DDC控制命令，实时解析出数控振荡 器控制字、CIC梳状滤波器相关控制字以及DDC输出控制字，分别送至数 控振荡器、实部通道及虚部通道中的CIC滤波器组件以及输出控制接口；
数控振荡器，根据指令译码器实时解析出的数控振荡器控制字，从其 同相信号输出端和正交信号输出端分别输出频率相同、相位正交、以17位 二进制补码表示的同相信号和正交信号，其中同相信号送入DDC的实部通 道，正交信号送入到DDC的虚部通道；本实施例中数控振荡器(NCO)采 用Altera的IP宏核(MegaCore)实现；射频解调器(RF Demodulation) 均由16×17位的有符号乘法器实现。
实部通道和虚部通道，完成数字化的核磁共振自由感应衰减信号从射 频信号到基带信号的正交检测操作，从高数据率到低数据率的转换操作， 以及对在数字信号处理过程中产生的直流偏移量的抑制和数据溢出的处 理；
输出控制接口，实部通道和虚部通道的输出数据组成32位或16位宽的 并行数据输出通道，实现与后续数字信号处理模块或数据存储器的数据通 信。
所述实部通道和虚部通道均由正交检测组件、CIC滤波器组件、FIR补 偿滤波器组件组成，其中：
正交检测组件，包括射频解调器和I型抗直流抗溢出数据截断器，在 实部通道和虚部通道的射频解调器中，分别与来自数控振荡器的同相输出 信号和正交输出信号作解调运算，得到的33位宽的解调数据结果；I型抗 直流抗溢出截断器对各自通道解调输出的33位结果数据进行抗直流和抗溢 出数据收敛截断操作；
CIC滤波器组件，沿控制流方向依次由抽取率可变的CIC滤波器、CIC 输出调整器、II型抗直流抗溢出数据截断器、CIC增益补偿器、III型抗直 流抗溢出数据截断器组成，用于MRI射频接收线圈的自由感应衰减信号的 采样数据抽取、CIC输出调整、增益补偿以及抗直流抗溢出数据的截断操 作；
FIR补偿滤波器组件，由FIR补偿滤波器及IV型抗直流抗溢出截断器组 成，用于补偿CIC滤波器通带向下卷曲的频率特性，实现直流抗溢出数据 截断，使其输出与输出控制接口的数据宽度相匹配。
各通道中上述各组件之间均通过Avalon-ST接口协议进行互联。
本实施例中，指令译码器通过标准串行接口接收来自上位机的DDC控 制字。指令译码器从接收到的DDC控制数据中实时解析出三类控制字：第 一类是数控振荡器(NCO)控制字，包括频率、相位控制字以及输出频谱 模式控制字，用于实施对其后端的数控振荡器(NCO)输出信号频率、相 位以及幅度极性的控制；第二类控制字是CIC梳状滤波器相关控制字，包 括CIC梳状滤波器的移位控制字、抽取控制字以及缩放控制字，用于实施 对其后端实部I通道和虚部Q通道的CIC滤波器、CIC输出调整器和CIC 增益补偿器的控制；第三类控制字是DDC输出控制字，用于实施对输出模 式的控制。在指令译码器中，对于指令的译码操作，本发明装置采用了如 图4所示的并发译码执行环节，在一个驱动时钟时间内即可输出指令解析 结果，提高了系统控制的实时性。
本发明装置工作过程如下：从MRI射频接收线圈接收到的自由感应衰 减(FID)信号在经过ADC模数转换之后，首先被送入到直流偏移抑制器， 对来自模拟域或由于模数转换器的非线性导致的直流偏移量进行抑制，最 后分送到实部通道的射频解调器(RF Demodulation)和虚部通道的射频解 调器(RF Demodulation)。
根据指令译码器实时解析出的数控振荡器控制字，数控振荡器(NCO) 从Cos信号输出端和Sin信号输出端分别输出频率相同、相位正交、以17 位二进制补码表示的Cos信号和Sin信号，其中Cos信号送入到DDC的实 部(I)通道，Sin信号送入到DDC的虚部(Q)通道。通过设定频谱模式 控制字，可以选择Sin输出信号的幅度极性，以实现DDC输出频谱翻转的 控制。在实部通道的射频解调器(RF Demodulation)和虚部通道的射频解 调器(RF Demodulation)中，无直流偏移量的16位数字化自由感应衰减 (FID)信号分别与数控振荡器(NCO)送来的频率相同、相位正交两个本 振信号，亦即Cos信号和Sin信号，进行射频解调操作，同时得到自由感应 衰减(FID)信号的实部(I)分量和虚部(Q)分量，并分别送入DDC的 实部(I)通道和虚部(Q)通道，从而实现从射频采样信号到基带信号转 换，完成了对MRI射频接收信号的正交检测。
在实部(I)通道和虚部(Q)通道中，相位正交的两个基带信号需要 进行抗直流抗溢出数据截断、数字滤波、抽取等数字信号处理操作。
射频解调器(RF Demodulation)的输出数据宽度为33位，通过I型抗 直流抗溢出数据截断器的数据收敛截断操作，保留了从第31位到第15位 之间的17位数据，同时又避免了直流偏移量的产生。
数据长度为17比特的I型抗直流抗溢出数据截断器输出数据，首先被 输入到5级、微分延迟为1的CIC滤波器，根据从指令译码器获得的15位 数据宽度、数值介于16～32000之间的CIC抽取控制字，对其进行从高采样 率到低采样率的转换操作，输出92位数据宽度的低采样率信号。
由于在不同CIC抽取控制字的条件下，CIC滤波器输出的有效数据宽 度有所不同，因此，需要将CIC滤波器输出的数据输入到后续的CIC输出 调整器中，根据不同的CIC抽取控制字，将CIC滤波器输出的有效数据左 移至与最高有效位(MSB)对齐，再经II型抗直流抗溢出数据截断器对低 位进行数据收敛截断操作，输出18比特数据宽度的CIC输出数据。
当CIC抽取率为非2的n次方(n为自然数)条件下，CIC滤波器的输 出在数值上也有所衰减。为了使CIC滤波器输出信号与输入信号的增益保 持不变，本设计根据指令译码器解析出来的具有16位数据宽度的CIC增益 补偿控制字，在CIC增益补偿器中对CIC输出信号幅度进行增益补偿操作。
CIC滤波器的增益补偿器的输出数据宽度为35位，通过III型抗直流抗 溢出数据截断器的数据收敛截断操作，保留了从第33位到第17位之间的 17位数据，同时又避免了直流偏移量的产生。
虽然CIC滤波器不占用FPGA中的乘法器资源，运算速度较快，但其 通带向下卷曲，过渡带较宽，因而在CIC抗直流抗溢出数据截断器的后端 增加一个输入数据宽度为17位、阶数为121、系数宽度为22位、输出数据 宽度为42位的低通FIR补偿滤波器，实现对CIC滤波器通带特性的补偿。 FIR补偿滤波器采用归一化设计，其通带宽度随着CIC抽取控制字的变化 而实时变化。CIC抽取控制字数值越高，FIR补偿滤波器的通带带宽越窄。
通过IV型抗直流抗溢出截断器的数据收敛截断和数据溢出抑制操作， 保留了FIR补偿滤波器输出数据中的从第39位到第8位之间数据，实现了 与通用数字信号处理器的32位数据接口的数据宽度相匹配，同时保证了 DDC的最大动态数据输出范围。
从实部(I)通道和虚部(Q)通道送来的正交检测输出数据，在输出 控制接口中，按照实部(I)数据在先虚部(Q)数据在后的原则被整合在 一起。通过选择DDC输出模式，可以32位数据宽度或16位数据宽度形式， 通过标准并行通信接口时序，发送给后端数字信号处理(DSP)模块。
如图4所示，本发明装置采用以下方法实现其功能：由直流偏移抑制 器接收MRI射频接收线圈的自由感应衰减信号，指令译码器通过标准串行 接口接收来自上位机的DDC控制输入数据；
在指令译码器中对上述串行的DDC控制输入数据进行串行数据到并行 数据的转换和指令译码操作，并发解析出控制字，如果存在复位信号，则 将解析出的三类控制字分别送入相应的数控振荡器、实部通道及虚部通道 中的CIC滤波器组件以及输出控制接口；
正交检测组件根据数控振荡器传送的指定频率、相位及频谱的两个相 互正交的本振信号，对经直流抑制的来自MRI射频接收线圈的自由感应衰 减信号进行正交检测操作，输出的实部数据和虚部数据分别送入实部通道 的CIC滤波器组件和FIR补偿滤波器组件以及虚部通道的CIC滤波器组件 和FIR补偿滤波器组件，实现对来自MRI射频接收线圈的自由感应衰减信 号的采样数据抽取、CIC输出调整、CIC增益补偿、FIR补偿滤波以及抗直 流抗溢出的数据截断操作；
通过输出控制接口将实部数据和虚部数据进行整合，发送至后续数字 信号处理模块或数据存储器。
所述并发解析出三类控制字包括以下步骤：
定义串行通信接口协议；
如果存在复位信号且复位操作完成后，在CCLK时钟驱动下，开始侦 听串行同步触发信号的电平状态，如果出现高电平，则在其后的第一个 CCLK时钟的下降沿时刻开始读取串行数据总线上的串行数据；根据串行 通信接口协议，从串行数据总线上接收到的串行数据中解析出的数控振荡 器控制字、CIC梳状滤波器相关控制字以及DDC输出控制字，并送到对应 的缓冲器中；根据串行数据的目标地址最低位的电平状态，确定是否加载 到对应的寄存器中更新寄存器内容。本实施例采用两级缓存机制对控制字 进行缓存操作，以缩短状态转换时间，提高操作的实时性；
所述抑制MRI射频接收线圈的自由感应衰减信号的直流偏移量包括：
通过直流偏移抑制器中的FIR高通滤波器滤除来自MRI射频接收线圈 的自由感应衰减信号的直流成分或者由于模数转换器件非线性导致的直流 成分，从而消除MRI图像的直流干扰噪声，FIR高通滤波器的截止频率满 足如下关系式：$0<f_C\le \frac{1}{2}(f_{\mathrm{RF}}-\frac{1}{2}{\mathrm{BW}}_{\mathrm{FID}}),$其中fC为FIR高通滤波器的截止频 率，fRF为核磁共振窄带射频接收信号的载波频率，BWFID为核磁共振窄带射 频接收信号的带宽。
在本装置中，该FIR高通滤波器的截止频率fC为1MHz，采样频率fS为 40MHz，滤波器阶数(Tap点数)为121，系数宽度为22位，系数格式为 定点数，输入数据的宽度为16位，输出数据宽度为16位，采用Blackman 窗函数，可以实现对直流偏移量进行大于70dB的幅度衰减。
所述正交检测操作负责完成核磁共振自由感应衰减(FID)信号从射频 信号到基带信号的解调，及其实部(I)部分与虚部(Q)部分之间的分离。 其中的正交检测组件由射频解调器(RF Demodulation)和I型抗直流抗溢 出数据截断器组成，其控制流程包括以下步骤：
根据指令译码器从标准串行通信接口解析出的32位数控振荡器控制字 中的频率控制字、18位相位控制字以及频谱控制字的数值，数控振荡器 (NCO)的同相输出端和正交输出端分别输出以2的补码表示的、相位正 交的17位本振信号，其本振信号频率均与系统输入的16位核磁共振自由 感应信号的频率一致；其中同相本振信号输出到实部通道，正交本振信号 输出到虚部通道；
输入的16位MRI自由感应衰减信号，在实部通道和虚部通道的射频解 调器中，分别与来自数控振荡器的同相输出信号和正交输出信号作解调运 算，得到的33位宽的数据结果；
为节省FPGA资源和防止数据溢出，在实部通道和虚部通道的I型抗 直流抗溢出截断器中，对各自通道解调输出的33位结果数据 bit32bit31bit30～bit1bit0进行抗直流和抗溢出数据收敛截断操作；，意旨将bit31与 bit30～bit15整合在一起形成数据格式为bit31bit30bit29～bit16bit15的17位正交检测 结果，其中bit31为最高有效位(MSB)。
所述CIC输出调整包括：
计算最长输出数据宽度Bfull；
根据实际抽取控制字计算移位控制字Shift_Factor，公式如下：
Shift_Factor＝(Bfull-1)-ceilling(Bin-1+Nlog2RM)；
其中Bin为输入数据宽度，R为实际抽取控制字，M为CIC微分延迟， N为CIC级数；Ceiling(X)为运算符，如果X为整数，则Ceiling(X)＝X；如 果X为小数，则Ceiling(X)等于最靠近的最大整数；
根据移位控制字Shift_Factor对CIC最长输出数据宽度Bfull数据作逻辑 左移处理；
对CIC滤波器组件中CIC输出调整器输出的数据进行II型抗直流抗溢 出数据截断。
所述CIC增益补偿包括：
计算增益补偿控制字，公式如下：
$\mathrm{Scale}\_\mathrm{Factor}=2^{\mathrm{Ceiling}\left(N\log 2^{\left(R\right)}\right)}/{\left(R\right)}^N$
其中Ceiling(X)为运算符，如果X为整数，则Ceiling(X)＝X；如果X为 小数，则Ceiling(X)等于最靠近的最大整数，N为CIC级数；R为实际抽取 控制字；
进行增益补偿乘法运算，两乘数分别为来自II型抗直流抗溢出数据截 断器的18位宽度输出数据和指令译码器解析出的17位CIC增益补偿控制 字；
对CIC滤波器组件中CIC增益补偿器输出的数据进行III型抗直流抗溢 出数据截断。
所述FIR补偿滤波包括：
FIR滤波器采用归一化方法进行对阶数、系数宽度、输入数据宽度、输 出数据宽度、接收数据通道带宽、过渡带带宽参数设置，其中在接收通道 数据采样率为FS的前提下，抽取控制字与接收数据通道带宽的对应关系为： -3dB单边带带宽BWSS＝0.06875FS/R；
通过运行CIC宏核生成的Matlab脚本，在上述参数设置的条件下，得 到对应最大CIC抽取率的FIR补偿滤波器121阶系数组。
如图5所示，所述抗直流抗溢出的数据截断操作包括：
在正交检测组件、CIC滤波器组件以及FIR补偿滤波器组件中分别设 有I型、II型和III型以及IV型抗直流抗溢出数据截断器，各型抗直流抗溢 出数据截断器控制过程如下：
抗直流抗溢出数据截断器接收n位宽度输入数据；
判断最高字节的高m位是否相同，其中m为最高字节的符号扩展位数；
如是，则截取第n-m-1位到第n-m-L位之间的数据，其中L为数 据截取后输出的数据宽度；
判断上述数据是否为最值；
如不是最值，则判断上述数据是否为负数；
如果不是负数，则判断截掉数据部分是否大于0.5；
如果是则截取数据部分加1；
判断上步数据是否为负数；
如果不是负数，则输出L位宽度数据；
结束。
上述步骤中，如果截取数据部分加1之后数据是负数时，该数据变为 补码，转至输出L位宽度数据步骤。如果截掉数据部分不大于0.5，则判断 截掉数据部分是否等于0.5；如是则判断截取数据部分是否为奇数；如果 上述判断结果为奇数，则转至截取数据部分加1步骤；如果上述判断结果 为偶数，则转至判断截取数据部分否是为正数步骤。
如果判断为不是最值的数据为负数，则将负数数据变成原码，转至判 断截掉数据部分是否大于0.5步骤。
当判断数据是否为最值的结果为是，则判断该数据是否为正数；如果 是，则输出L位最大正值，转至输出L位宽度数据步骤；如果该数据为非 正数，则输出L位最大负值，转至输出L位宽度数据步骤。
如果判断最高字节的高m位是否相同的结果为否，则转至判断已为最 值的数据是否为正数步骤。
如图6所示，所述输出控制接口通过以下步骤实现：
接收输出模式控制字；
判断上述控制字表示的输出模式为哪种位宽模式；
如果为32位位宽模式，则接收32位实部通道和虚部通道的输入数据；
判断输入的虚部通道数据是否先于输入的实部通道数据；
如果结果为是，则两个通道数据共用数据总线，按虚部数据在前、实 部数据在后的顺序输出；
判断输出数据是否是强制输出模式；
如果为否，则判断是否存在复位信号；
如果没有复位信号，则输出数据总线以及实部数据及虚部数据的同步 信号；
结束。
如果存在复位信号，则将复位信号低电平时间扩展到CIC抽取率乘以 时间常数3.275μs；在强制模式或复位信号低电平期间无实部通道数据及虚 部通知通道数据的同步信号输出；结束。
当判断输出数据是否是强制输出模式的判断结果为是时，转至在强制 模式或复位信号低电平期间无实部通道数据及虚部通知通道数据的同步信 号输出步骤。
当判断输入的虚部通道数据是否先于输入的实部通道数据的结果为 否，则两个通道数据共用数据总线，按实部数据在前、虚部数据在后的顺 序输出；转至判断是否是强制输出模式步骤。
当判断上述输出模式控制字所表示的输出模式为哪种位宽模式的结果 为16位，则截取实部及虚部两通道的高16位数据；判断上述数据是否为 最值；当上述判断结果不为最值时，被截掉的低16位数据收敛舍入到截取 的高16位数据上；转至判断输入的虚部通道数据是否先于输入的实部通道 数据步骤。
当判断上述数据为最值时，转至判断输入的虚部通道数据是否先于输 入的实部通道数据步骤。
本发明核磁共振射频接收信号数字向下转换的实现装置通过微处理器 串行接口接收来自上位机的操作控制命令字，并经过指令译码器，实现对 各个功能模块的控制。与目前公开的两种基于Altera FPGA实现的DDC结构 相比，该发明的DDC有着与之完全不同的实现结构。
以下分别描述本发明装置中关键器件的实现过程。
A.指令译码器
指令译码器的输入端采用标准串行通信接口，其输入信号包括复位信 号(RESET)、串行触发信号(CSTB)、串行数据(CDATA)和控制时钟 (CCLK)。其接口协议定义如下：
1)串行触发信号(CSTB)出现高电平，且控制时钟(CCLK)为下降 沿时，表示一组串行输入数据准备传输，在其下一个控制时钟(CCLK)的 下降沿开始接收36位串行输入控制数据(CDATA)；
2)串行数据(CDATA)宽度为36位，最高有效位MSB(Most Significant Bit)最先传送。从最高有效位MSB起始的高4位(bit35～bit32)为目标地 址位，其后的32位(bit31～bit0)为数据位；
3)在控制时钟(CCLK)的上升沿，串行数据出现在串行数据线 (CDATA)上；在控制时钟(CCLK)的下降沿，串行数据线(CDATA) 上的数据可以被稳定地读取；
4)36位串行输入控制数据(CDATA)的“目标地址字段”和“地址内容 字段”定义如表：
  目标地址   (bit35～bit32)   地址内容   (bit31～bit0)   #00   频率控制字   #01   相位控制字   #02   频谱控制字   #03   CIC抽取控制字   #04   CIC移位控制字   #05   CIC增益补偿控制字   #06   DDC输出模式字   其他   保留
表1
5)采用两级缓存机制，分别定义一组32位宽的缓冲器和一组32位宽 的寄存器。其中，缓冲器包括：频率控制字缓冲器、相位控制字缓冲器、 频谱控制字缓冲器、CIC抽取控制字缓冲器、CIC移位控制字缓冲器、CIC 增益补偿控制字缓冲器和DDC输出模式字缓冲器；寄存器包括频率控制字 寄存器、相位控制字寄存器、频谱控制字寄存器、CIC抽取控制字寄存器、 CIC移位控制字寄存器和CIC增益补偿控制字寄存器和DDC输出模式字寄 存器。缓冲器用于缓存从串行数据口解析出来的各种控制字和控制数据， 寄存器用于存放DDC工作时所需要的各种控制字和控制数据，两级缓存机 制可以确保在DDC工作的同时可以接收新的控制字和控制数据；
6)当RESET为低时，则将各缓冲器的内容都写入相应寄存器中，以 更新寄存器。
指令译码的实现过程如下：
当复位RESET操作完成之后，在CCLK时钟驱动下，系统开始侦听 CSTB信号的电平状态，一旦CSTB信号出现高电平，那么就在其后的第一 个CCLK时钟的下降沿处开始读取CDATA数据线上的串行数据。
根据串行通信接口协议，从串行数据线上接收到的串行数据(CDATA) 中解析出的控制字和控制控制字，并送到对应的缓冲寄存器中，并根据串 行数据(CDATA)的第32位电平状态，确定是否加载到对应的寄存器中， 以便更新寄存器内容。
B.直流偏移抑制器
来自模拟域的直流成分或者由于模数转换器件非线性导致的直流成分 会使MRI图像出现直流干扰噪声，降低图像信噪比。为了消除直流分量， 改善图像质量，本DDC处理器增加了一个直流偏移抑制环节。
直流偏移抑制环节由FIR高通滤波器构成，其截止频率满足如下关系 式：$0<f_C\le \frac{1}{2}(f_{\mathrm{RF}}-\frac{1}{2}{\mathrm{BW}}_{\mathrm{FID}}),$其中fC为FIR高通滤波器的截止频率，fRF为 核磁共振窄带射频接收信号的载波频率，BWFID为核磁共振窄带射频接收信 号的带宽。在本装置中，该FIR高通滤波器的截止频率fC为1MHz，采样 频率fS为40MHz，滤波器阶数(Tap点数)为121，系数宽度为22位，系 数格式为定点数，输入数据的宽度为16位，输出数据宽度为16位，采用 Blackman窗函数，可以实现对直流偏移量进行大于70dB的幅度衰减。
C.正交检测器
正交检测器由正交检测组件和数控振荡器(NCO)组成，负责完成核 磁共振自由感应衰减(FID)信号从射频信号到基带信号的解调，及其实部 (I)部分与虚部(Q)部分之间的分离。其中的正交检测组件由射频解调 器(RF Demodulation)和I型抗直流抗溢出数据截断器组成。
根据指令译码器从标准串行通信接口解析出的32位频率控制字和18 位相位控制字数值，数控振荡器(NCO)的同相输出端和正交输出端分别 输出以2的补码表示的、相位正交的17位本振信号，其本振信号频率均与 系统输入的16位核磁共振自由感应(FID)信号的频率一致。同相本振信 号输出到实部(I)通道，正交本振信号输出到虚部(Q)通道。
数控振荡器(NCO)采用Altera的IP宏核(MegaCore)实现；射频 解调器(RF Demodulation)均由16×17位的有符号乘法器实现。
输入的16位核磁共振自由感应衰减(FID)信号，在实部(I)通道和 虚部(Q)通道的射频解调器(RF Demodulation)中，分别与来自数控振 荡器(NCO)的同相(Cos)输出信号和正交(Sin)输出信号作解调运算， 解调运算得到的33位宽的数据结果。
为节省FPGA资源和防止数据溢出，实部(I)通道和虚部(Q)通道 的I型抗直流抗溢出截断器，对各自通道解调输出的33位结果数据 bit32bit31bit30～bit1bit0进行抗直流和抗溢出数据收敛截断操作，意旨将bit31与 bit30～bit15整合在一起形成数据格式为bit31bit30bit29～bit16bit15的17位正交检测 结果，其中bit31为最高有效位(MSB)。
D.CIC输出调整器
假设在输入数据宽度为Bin位、微分延迟M、级数N和最大抽取控制字 Rmax设置条件下，CIC(Cascaded Integrator Comb)滤波器的满分辨率输出 数据宽度为Bfull位，那么无论实际抽取控制字R作如何变化，只要Bin、M 和N三个参数保持不变，CIC滤波器输出数据的总宽度仍然为满分辨率输 出数据宽度Bfull位，但CIC滤波器输出的有效数据宽度却因抽取控制字R 的不同而不同。
对于本发明所采用的数据输入宽度Bin＝17位、微分延迟M＝1、最大抽 取控制字Rmax＝32000、级数N＝5的抽取型CIC滤波器，在满分辨率输出设 置条件下，其输出的数据宽度Bfull＝92，输出的数据格式为B91B90～B1B0。
当系统的抽取控制字R不同时，在92位CIC满分辨率输出数据中，实 际有效输出数据的最高有效位BMSB和最低有效位BLSB的位置也是不同的。在 实际有效输出数据宽度为Bout的条件下，其最高有效位BMSB和最低有效位 BLSB在92位CIC满分辨率输出数据中的位置分别为： BMSB＝Ceiling(Bin-1+Nlog2 RM)，BLSB＝BMSB-Bout+1，其中，Ceiling(X)的运算 法则为：如果X为整数，则Ceiling(X)＝X；如果X为小数，则Ceiling(X)等 于最靠近的最大整数。
为了在不同的抽取控制字条件下，提取到实际有效的CIC输出数据， 在CIC输出调整器中，根据CIC移位控制字数值大小，对92位CIC满分 辨率输出数据作逻辑左移处理操作，使得在不同抽取控制字条件下，92位 CIC满分辨率输出数据的最高有效位与实际有效的CIC输出数据的最高有 效位重合。
CIC移位控制字(Shift Factor)与Bfull、Bin、BMSB、N、R和M之间的关 系定义为：Shift_Factor＝(Bfull-1)-BMSB＝(Bfull-1)-ceilling(Bin-1+Nlog2 RM)。 该数值由上位机负责给定，然后指令译码器从接收到的控制命令中将其解 析出来，而后送入到CIC输出调整器，以便控制CIC满幅输出数据的逻辑 左移操作。
在本发明参数设置条件下，Shift_Factor＝75-ceilling(5log 2R)。根据不 同的抽取控制字R，在CIC输出调整器中作不同位数的左移操作，使得在 不同抽取控制字条件下，92位CIC满分辨率输出数据的最高有效位与实际 有效的CIC输出数据的最高有效位重合。
为了得到最高有效位位于BMSB、数据长度为Bout的实际有效的CIC输 出数据，除了对CIC输出数据作数据逻辑左移处理操作之外，还需要在II 型抗直流抗溢出数据截断器中，进一步对92位CIC满分辨率输出数据作 抗直流和抗溢出的数据收敛截断处理操作，其中被截断的数据长度定义为 Rounding＝(BMSB+1)-Bout，这样，数据截断之前92位CIC满分辨率输出数据 的第BRounding+1位，变成了数据截断操作之后宽度为Bout的实际有效输出数据的 最低有效位。在本设计要求Bout＝18位数据宽度的情况下，需要截断的数据 长度Rounding也可以通过以下公式得到：Rounding＝-1+Ceiling(5Log2 R)。
E.CIC增益补偿器
当CIC抽取控制字R为非2的n次方(n为自然数)条件下，CIC滤 波器输出信号在数值上也有所衰减，衰减的幅度$\mathrm{Attenu}=R^N/2^{\mathrm{Ceiling}\left(N\log 2^{\left(R\right)}\right)},$衰 减的数值范围为(0.5..1]倍。
为了使CIC滤波器输出信号与输入信号的增益保持不变，在II型抗直 流抗溢出数据截断器的输出端增设了CIC增益补偿器环节。增益补偿比例 控制字$\mathrm{Scale}\_\mathrm{Factor}=2^{\mathrm{CEILING}\left(N\log 2^{\left(R\right)}\right)}/{\left(R\right)}^N=2^{\mathrm{CEILING}\left(5\log 2^{\left(R\right)}\right)}/{\left(R\right)}^5,$Scale_Factor的取 值范围为[1..2)，数据格式为20.2-1...2-15。当CIC滤波器的抽取控制字R＝2n时， Scale_Factor＝1.000，当R≠2n时，1＜Scale_Factor＜2。该CIC增益补偿控 制字(Scale_Factor)由外微处理器预先根据公式 $\mathrm{Scale}\_\mathrm{Factor}=2^{\mathrm{CEILING}\left(5\log 2^{\left(R\right)}\right)}/{\left(R\right)}^5$进行计算，得到16位无符号的增益补偿控制 字，并通过并行通信接口发送给指令译码器。在指令译码器中，16位无符 号的增益补偿控制字被扩展成17位带有正符号的增益补偿控制字。
该CIC增益补偿器由18×17位有符号的乘法器组成，输出以2的补码 表示的、35位宽度数据。两个乘数分别来自于II型抗直流抗溢出数据截断 器的18位宽度输出数据和指令译码器解析出的17位CIC增益补偿控制 字。
在CIC增益补偿器之后，设计了一个III型抗直流和抗溢出数据截断器， 对CIC增益补偿器的35位输出数据进行数据收敛截断，以节省FPGA资源 和防止数据溢出。
F.FIR补偿滤波器
FIR补偿滤波器用于补偿CIC滤波器通带向下卷曲的频率特性。在本 发明中，FIR滤波器采用归一化设计方法，其阶数(Tap点数)为121，系 数为22位宽的定点数，输入数据的宽度为17位，输出数据宽度为42位， 通带带宽位0.06，过渡带宽为0.02。在接收通道数据采样率为FS的前提下， 抽取控制字与数据接收通道带宽的对应关系为：-3dB单边带带宽 BWSS＝0.06875FS/R。
通过运行Altera CIC宏核生成的Matlab脚本，在上述参数设置的条件 下，得到对应不同CIC抽取率的FIR补偿滤波器121阶系数组。
采用这种方法实现的FIR补偿滤波器，其通带具有上翘的频率特性， 在基频处的通带位置与CIC滤波器基频处的通带位置是一致的，而其镜像 频率特性的通带位置恰与CIC滤波器镜像频率的阻带位置相一致，这样， 由CIC和FIR得到的组合滤波器，具有了良好的基带带通特性，同时又有 效地抑制了二者的镜像频率，使得整个MRI射频接收通道具有大于102dB 的无杂散动态范围(SFDR)。
为了实现与32位数据宽的数据输出控制接口进行数据宽度相匹配，采 用抗直流抗溢出截断器(IV)对42位FIR补偿滤波器的输出进行抗直流和 抗溢出的数据收敛截断。
G.抗直流抗溢出数据截断器
为了减少后续数字信号处理环节的数据宽度，节省FPGA资源和防止 数据溢出，在正交检测组件、CIC滤波器组件和FIR补偿滤波器组件中分 别设计有I型、II型、III型和IV型抗直流抗溢出数据截断器。
假设抗直流抗溢出数据截断器的输入数据宽度为n位，最高字节的符 号扩展位数为m位，且m≥1，数据截断后输出的数据宽度为L位，则抗直 流抗溢出数据截断器的工作流程如图5所示。
针对I型抗直流抗溢出数据截断器，m＝2、n＝33、1＝17；针对II型抗 直流抗溢出数据截断器，m＝1、n＝92、l＝18；针对III型抗直流抗溢出数据截 断器，m＝2、n＝35、l＝17；针对IV型抗直流抗溢出数据截断器，m＝3、n＝42、 1＝32。
H.输出控制接口
输出控制接口的输入信号包括复位信号(RESET)、输出模式选择信号 (DDC_mode)、实部(I)通道时钟输出信号(ICLK)、虚部(Q)通道时 钟输出信号(QCLK)、实部(I)通道数据输出信号I[31..0]、虚部(Q)通 道数据输出信号Q[31..0]。输出模式选择信号(DDC_mode)的b0位使能 16位DDC输出模式；输出模式选择信号(DDC_mode)的b1位使能DDC 强制输出模式。
输出控制接口的输出信号包括DDC输出信号(IQ_Data[31/15..0])、实 部(I)通道数据同步信号(WF1)、虚部(Q)通道数据同步信号(WF2)。
输出控制接口协议定义如下：
1)当DC_mode的b0位为低电平时，输出控制接口工作在32位模式， 1Q_Data位宽为32位；当DDC_mode的b0位为高电平时，输出控制接口 工作在16位模式，IQ_Data位宽为16位；
2)当DDC_mode的b1位为高电平时，使能DDC强制输出，在此期 间WF1和WF2无同步信号输出，禁止外部设备对DDC数据的读取；当 DDC_mode的b1位为低电平时，去使能DDC强制输出，在此期间WF1和 WF2有同步信号输出，允许外部设备对DDC数据的读取；
3)当自复位信号RESET的下降沿开始，WF1和WF2在时间长度为 CIC抽取控制字×3.275μs的期间内无同步信号输出，在此期间禁止外部设 备对DDC数据的读取；
4)采取实部通道数据在先、虚部通道数据在后的数据输出顺序；
5)当工作在16位模式时，按照抗直流抗溢出数据收敛截取原则，分 别保留32位实部(I)和32位虚部(Q)的高16位数据；
6)当工作在32位模式时，如果实部(I)通道和虚部(Q)通道的数 据同时到达，则先输出实部(I)通道数据，然后输出虚部(Q)通道数据。 如果同个通道数据不同时到达，则按先输入先输出的原则输出通道数据；
7)实部(I)通道和虚部(Q)通道的输出数据共用一个数据总线IQ_Data。 当WF1或者WF2为低电平时，输出数据总线IQ_Data上的数据分别对应 实部(I)通道输出数据或者虚部(Q)通道输出数据。
按照上述DDC输出控制接口协议，输出控制接口控制DDC的输出模 式，输出控制接口的控制流程如图6所示。
输出控制接口首先从指令译码器解析出输出模式控制字，判断输出模 式控制字的b0位电平状态，确定是否采用32位数据宽度输出还是16位数 据宽度输出。如果b0位是高电平，则采用16位数据输出，需要先对输入 的32位实部(I)通道数据和32位虚部(Q)通道数据进行抗直流抗溢出 数据收敛截断，而后再按照先输入先输出、同时入I先出的原则，将实部(I) 通道数据和虚部(Q)通道数据放置在数据总线IQ_Data上，并分别用WF1 信号和WF2信号同步实部(I)通道数据和虚部(Q)通道数据。
输出控制接口判断输出模式控制字的b1位电平状态，确定是否采用强 制输出模式。如果b1为高电平，则使能DDC强制输出。在强制输出期间， DDC输出控制接口无实部(I)通道数据和虚部(Q)通道数据的同步信号 WF1和WF2输出。
最后输出控制接口判断是否复位信号RESET有效。如果RESET信号 有效，则将一个时钟宽度的RESET信号扩展为CIC抽取控制字×3.275μs， 在40MHz时钟驱动的情况下，RESET信号的宽度被扩展为CIC抽取控制 字×131个时钟长度。在扩展的RESET复位信号有效期间内，DDC输出控 制接口无实部(I)通道数据和虚部(Q)通道数据的同步信号WF1和WF2 输出。
本发明实现方案是针对核磁共振数字化射频接收信号提出的，其正确 性和实用性在核磁共振成像系统中得到了验证。本发明装置及方法也可以 应用到现代通行领域中，实现数字接收信号的数字向下转换处理。