本发明涉及半导体制造，特别涉及垂直熔丝减少半导体芯片布局 面积的方法。

如存储器件等的半导体器件包括它们结构内的熔丝。在动态随机 存取存储器(DRAM)芯片中，由于存储器密度的增加，对于每个新一 代的DRAM芯片，熔丝的数量显著增加。在常规的DRAM设计中，激光 熔断或电熔断的熔丝平行于芯片方向设置。这种取向称做水平设置的 熔丝或水平方向的熔丝。水平设置的熔丝和熔丝电路一起占据了约3％ 的整个芯片面积。

存储器件中熔丝的一个用途是激活/无效芯片的区域或区段。这 可以通过分别使用反熔丝(anti-fuse)和熔丝完成。例如，要提高 芯片成品率，可以通过熔断熔丝激活冗余部分。对于下一代的DRAM， 由于尤其是冗余部分的增加，熔丝的面积将显著增加。例如，如果常 规的DRAM芯片包括15,000个熔丝，那么新一代DRAM芯片可能包括 约30,000到约50,000个熔丝。

本发明提供一种垂直设置的熔丝，不需要附加的工艺和掩模步 骤，可以和半导体器件的金属结构一起方便地形成。以下为形成接触 /金属线的双金属镶嵌工艺的简要介绍。

参考图1，示出了半导体器件10。半导体器件包括衬底12。根 据现有技术中已知的工艺淀积和构图介质层14。介质层14包括如 TEOS或BPSG等的氧化物。导电材料16淀积在介质层14上。导电材 料16包括如钨或铝等的金属。导电材料16在例如动态随机存取存储 器的M0级处形成金属线或其它导电结构。

参考图2，介质层18淀积在介质层14和导电层16上。介质层 18为如二氧化硅等的氧化物。构图并腐蚀介质层18形成接触孔20 和金属线沟槽22，用于双金属镶嵌淀积如铝等的导电材料24，如图 3所示。进行化学机械抛光(CMP)平面化上表面，并从表面上除去 导电材料24。

参考图4，介质层26淀积在介质层18上和在介质层18中形成 的接触/金属线28上。介质层26优选如二氧化硅等的氧化物。

参考图5和6，构图并腐蚀介质层26形成通孔32和金属线沟槽 34，用于双金属镶嵌淀积如铝等的导电材料36形成通孔/金属线38， 如图6所示。进行CMP平面化上表面并从表面除去导电材料36。

对半导体器件10进行图1-6中介绍的工艺。例如在存储器芯片 的存储器阵列部分30内形成接触/金属线28和通孔/金属线38。

因此，需要减少半导体芯片上熔丝占据的面积。也需要一种调节 半导体器件内熔丝电阻的方法。此外还需要不用附加的工艺步骤和掩 模就可以制造熔丝。

根据本发明的半导体器件的熔丝包括表面上设置有导电路径的 衬底，设置在衬底上的介质层，以及垂直于表面设置的垂直熔丝，熔 丝穿过介质层并连接到导电路径，垂直熔丝形成腔体，衬里材料沿腔 体的垂直表面设置，衬里材料沿垂直的表面融化熔断熔丝。

在另一实施例中，衬里材料优选包括氮化钛，熔丝优选包括铝。 介质层包括多层介质。导电路径包括垂直于熔丝设置的导电衬里，在 导电衬里和熔丝之间形成弯曲。流过熔丝的电流从弯曲朝向腔体。优 选衬里材料的电阻率大于熔丝的其它部分的电阻率。

垂直熔丝的制造方法包括以下步骤：在半导体器件的介质层中垂 直地形成熔丝孔，用导电层衬里熔丝孔的侧面，并在熔丝孔中淀积导 电材料，其中导电层的电阻率大于导电材料的电阻率，导电材料形成 腔体，导电层设置在腔体的垂直表面上。

同时制造存储器芯片的垂直熔丝及接触和通孔结构的方法包括 以下步骤：提供存储器芯片，存储器芯片包括在芯片的存储器阵列部 分中其上形成有器件的衬底，芯片还包括熔丝区域，在衬底上淀积第 一介质层，形成穿过第一介质层的接触，淀积第二介质层，同时形成 熔丝孔和通孔，熔丝孔垂直地穿过第一和第二介质层形成，通孔向下 形成到接触，用导电层衬里熔丝孔和通孔的侧面，在熔丝孔和通孔中 淀积导电材料，其中导电层的电阻率大于导电材料的电阻率，导电材 料淀积在熔丝孔中，在熔丝孔中形成腔体，导电层设置在腔体的垂直 表面上，形成的熔丝孔的开口大于通孔的开口，由此在同一工艺中在 熔丝孔中形成腔体，同时填充通孔。

在另一方法中，淀积的步骤包括使用双金属镶嵌工艺淀积导电材 料的步骤。淀积的步骤包括淀积导电材料的润湿层和在熔丝孔中淀积 导电材料形成腔体。优选使用化学汽相淀积工艺淀积润湿层。优选使 用物理汽相淀积工艺淀积导电材料。还包括调节导电层厚度和腔体尺 寸中的一个为熔丝提供预定的熔断电压。导电材料优选包括铝，导电 层优选包括氮化钛。方法还包括使熔丝的电阻与熔丝要连接的外电路 中的电阻匹配的步骤。

通过结合附图阅读下面对示例性实施例的详细介绍，本发明的这 些和其它目的、特点和优点将变得很显然。

下面将参考附图详细介绍优选的实施例。

图1为具有介质层和其上形成的金属结构的常规衬底的截面 图；

图2为介质层淀积其上并且接触孔形成其内的图1的常规衬底的 截面图；

图3为根据现有技术在双金属镶嵌工艺期间导电材料淀积在接 触孔中的图2结构的截面图；

图4为根据现有技术其上淀积有另一介质层的图3结构的截面 图；

图5为根据现有技术穿过其它介质层到达接触形成通孔的图4结 构的截面图；

图6为根据现有技术在双金属镶嵌工艺期间导电材料淀积在通 孔中的图5结构的截面图；

图7为根据本发明具有穿过介质层到达导电结构形成的熔丝孔 的半导体器件的熔丝区域的截面图；

图8为根据本发明具有导电层或衬里淀积在熔丝孔中的图7结构 的截面图；

图9为根据本发明在双金属镶嵌工艺期间在熔丝孔中淀积导电 材料并形成具有衬里覆盖垂直壁的腔体由此形成垂直熔丝的图8结 构的截面图；

图10为根据本发明示出了熔丝区域和存储器芯片阵列的半导体 器件的截面图；

图11为根据本发明示出了衬里和腔体的图10中11的详细放大 截面图；

图12为根据本发明示出了几何尺寸的衬里/导电层的截面图；

图13为根据本发明示出了熔丝中的功率消耗与具有不同的外部 电阻的熔丝电阻之间的曲线图；

图14为根据本发明的一个实施例的截面图，具有衬里、润湿铝 层和物理淀积的铝层的熔丝孔；

图15为根据本发明示出了图14的物理淀积的铝层的深度与不同 临界尺寸(CD)的淀积时间的曲线图；以及

图16为根据本发明的另一个实施例的截面图，在熔丝中有一个 弯曲以减小熔断电压。

本发明涉及半导体的制造，特别涉及垂直熔丝及减少半导体芯片 布局面积的方法。本发明包括衬里方向垂直于芯片平面的熔丝的制造 方法。根据本发明的熔丝垂直地设置，或为垂直方向的熔丝。根据本 发明的垂直熔丝减少了熔丝占据的面积。例如，如果现有技术设计的 水平熔丝长度为4微米，宽度为0.5微米，厚度为0.5微米，从水平 方向改变成垂直方向减少了约8倍的面积。本发明还包括将熔丝电阻 调节到熔丝的最大功率消耗进而更容易熔断熔丝的调节方法。在优选 实施例中，垂直熔丝包括不需要附加掩模或工艺步骤形成的腔。引入 腔的一个有利之处为减少了加热熔断熔丝的可能性。

使用形成图1-6中介绍结构的工艺形成根据本发明的垂直熔 丝。本发明方便地提供垂直熔丝以减少芯片的布局面积，并且不需要 额外的工艺和掩模制造熔丝。换句话说，垂直熔丝在半导体器件的熔 丝区域中和器件中的其它结构同时形成。下面借助例如与垂直熔丝同 时形成的具有存储器阵列器件的存储器件介绍垂直熔丝制造工艺。

现在具体参考附图，其中从图7开始，在几个图中类似的参考数 字表示类似或相同的元件，显示的半导体衬底12可以包括硅、绝缘 体基外延硅、砷化镓或本领域中已知的其它衬底。导电材料16淀积 在介质层14上。也可以形成其它的导电结构用于其它类型的半导体 器件。根据本领域中已知的工艺淀积并构图介质层14。介质层14包 括如TEOS等的氧化物、热氧化物、硅烷、或高密度多晶硅。介质层 18淀积在介质层14上。介质层18可以为如二氧化硅等的氧化物。

在阵列部分中构图并腐蚀介质层18，形成双金属镶嵌结构，如 以上参考图2和3介绍的。进行化学机械抛光(CMP)平面化介质层 18的上表面。介质层26淀积在介质层18上。介质层26优选为如二 氧化硅等的氧化物。构图并腐蚀介质层26形成双金属镶嵌熔丝孔 102，同时形成接触孔32和金属线沟槽34用于双金属镶嵌淀积，如 图5所示。优选使用光刻工艺进行熔丝孔102的构图。可以使用反应 离子腐蚀(RIE)工艺或化学下游腐蚀(CDE)工艺腐蚀熔丝孔102， 也可以采用其它的腐蚀技术。

熔丝孔102延伸穿过介质层18和介质层26到达导电材料16。 对介质层18和介质层26介绍的腐蚀工艺优选对导电材料16有选择 性。导电材料16优选钨、铝或其它导电材料。

参考图8，在熔丝孔102中形成薄导电层104。层104优选电阻 率高于基底材料电阻的材料，或用于熔丝并在随后的步骤中施加的材 料。通过如化学汽相淀积(CVD)工艺等的淀积工艺形成层104。层 104衬里熔丝孔102(也参见图9)。

参考图9，使用双金属镶嵌淀积工艺填充具有层104的熔丝孔 102。优选使用物理汽相淀积工艺淀积导电材料106。也可以使用其 它的保形涂敷工艺。导电材料106优选铝(Al)，然而也可以使用其 它的导电材料。在优选的实施例，层104包括电阻率高于铝的金属氮 化物，例如氮化钛(TiN)。如铜等的其它的导电材料和它们的合金 可以用做层104。淀积工艺包括形成腔体108，允许熔丝熔断期间层 104的体积膨胀。与常规的水平设置的熔丝相比，提供的垂直熔丝结 构显著地减小了半导体器件的布局面积。

参考图10，半导体器件的截面图示出了根据本发明在相同的半 导体器件上的熔丝区域160和存储阵列区域162。图11中显示的细 节11更详细。

参考图11，显示了腔体区域的放大图。层104衬里腔体108并 淀积导电材料106，由此形成腔体108。在熔丝110的工作期间，电 流流过其中。当预定量的电流流过熔丝110时，熔丝110将熔断。由 于与导电材料106相比层104有较高的电阻率并减小的截面面积，因 此在I2R加热期间层104将由于融化而破损，其中I为电流，R为熔 丝110的电阻。由于电流流动期间产生的高温，腔体108使层104 融化。层104膨胀进入腔体108内使穿过熔丝110的导电路径断裂。

熔丝110的一个重要方面是熔丝11可以制作成在不同的电流熔 断，并通过制造不同电阻(R)的熔丝达到最大的功率消耗。这可以 许多方式实现。使功耗最大的一种方式是使熔丝110的电阻与外部电 路的电阻(Rext)匹配。外部电路包括向熔丝110提供电流的晶体管 (未示出)。参考图12，通过改变通孔宽度/半径，r1(半径或到导 电材料的外直径/周边的宽度或层104的内直径/周边)，腔体108 的长度“L”(参见图11)和/或厚度，层104的Δr，可以制作熔丝 110的电阻。根据方程1和2这些关系如下：

A＝π((2·r1·Δr)-Δr2)    方程1

R＝ρL/A                      方程2

其中A为沿水平平面截取的熔丝110的截面面积，ρ为层104的 电阻率。

参考图13，显示了根据本发明功耗与垂直熔丝中的电阻的关系 曲线图。曲线示出了对应于基本等于图例中显示的外部电阻(Rext) 的熔丝电阻的最大功耗的点A、B和C。U为熔丝上的电压。

本发明人进行的电测试显示带和不带腔体108的铝栓柱(导电材 料106)的电阻之间没有显著的差异。电阻之间的差异变化约因数2。 由于腔体108中栓柱的截面面积减少，因此电流密度增加，进而增加 了电阻和温度。

参考图14，根据本发明的一个实施例，导电材料106优选不完 全填充熔丝孔102。在一个实施例中，使用“冷铝填充”技术填充熔 丝孔102，并将腔体108留在其中。“冷铝填充”使用CVD铝润湿层 114，后接物理汽相淀积(PVD)或其它保形涂敷处理的铝淀积层116。 在铝淀积之前形成层104，并起扩散阻挡层的作用，以在熔丝孔102 中容纳铝。层104用做衬里材料，封闭为根据本发明的垂直熔丝形成 的腔体108。层104包括注入的(IMP)钛(约250厚)和/或CVD 氮化钛(约50)。优选使用氮化钛。

“冷铝填充”包括以下特性。层104优选为向下到熔丝孔102底 部的连续膜。润湿层114优选为不连续膜，意味着没有附加的导体， 即仅有需要层116的表面需要润湿。层116的填充深度随通孔/接触 直径(熔丝孔102)减小而增加。这些特点能通过尤其是改变垂直熔 丝110的临界尺寸(CD)控制腔体108的尺寸(电阻)。如图15所 示，图示的曲线示出了PVD铝填充的深度与熔丝孔的不同临界尺寸 (如图例说明中指示的)的淀积时间。

在一个实施例中，垂直熔丝110与阵列接触(图1-6)一起形成。 对于其内有腔体108的垂直熔丝110，临界尺寸(通孔/熔丝孔102 的直径或宽度)优选大于接触/通孔38。以此方式，确保腔体108并 与导电材料淀积工艺无关。此外，不连续的铝膜和连续的氮化钛层形 成电阻高于接触/通孔28和38(图1-6)的垂直熔丝。

参考图16，通过填加弯曲152或弯入熔丝150内可以减小垂直 熔丝150的熔断电压。本发明进行的模拟和实验显示这种结构将熔断 电压降低约2的因子。这种改变取决于熔丝的几何形状。在一个实施 例中，由于腔体位于熔丝150的直线部分中，因此电流流动的优选方 向在箭头“D”的方向内从弯曲152到腔体154。由此可以实现熔断 电压的更大差异。

现已介绍了垂直熔丝及其制造方法的优选实施例(意在说明而不 是限定)，应该注意鉴于以上教导本领域的技术人员可以进行修改和 变形。因此应该理解可以在附带的权利要求书界定的本发明的范围和 精神内对公开的本发明的特定实施例进行改变。现已按专利法的要求 详细并具体介绍了本发明，由专利文字要求和需要保护的陈述在附带 的权利要求书中。