电容器、存储单元及存储器
阅读：71发布：2020-05-11
专利汇可以提供电容器、存储单元及存储器专利检索，专利查询，专利分析的服务。并且一种电容器、存储单元及 存储器 ，所述电容器包括：下 电极 ；上电极；位于所述下电极与所述上电极之间的电容介电层，所述电容介电层包括主介电层、位于所述主介电层与所述上电极之间的牺牲层。所述电容器的性能得到提高。(ESM)同样的 发明 创造已同日 申请 发明 专利，下面是电容器、存储单元及存储器专利的具体信息内容。
1.一种电容器，其特征在于，包括：
下电极；
上电极；
位于所述下电极与所述上电极之间的电容介电层，所述电容介电层包括主介电层、位于所述主介电层与所述上电极之间的牺牲层。
2.根据权利要求1所述的电容器，其特征在于，所述电容介电层还包括位于所述主介电层与所述上电极之间的漏电流阻挡层。
3.根据权利要求1所述的电容器，其特征在于，所述牺牲层为含氧高K介电层。
4.根据权利要求2所述的电容器，其特征在于，所述漏电流阻挡层的材料的禁带宽度大于或等于所述主介电层的材料的禁带宽度。
5.根据权利要求2所述的电容器，其特征在于，所述牺牲层位于所述漏电流阻挡层和上电极之间。
6.根据权利要求2所述的电容器，其特征在于，所述牺牲层的厚度小于1nm，所述漏电阻挡层的厚度小于1nm。
7.一种存储单元，其特征在于，包括：
如权利要求1至6中任一项所述的电容器。
8.根据权利要求7所述的存储单元，其特征在于，还包括：
基底；
所述基底内形成有具有源极区和漏极区的晶体管；
所述基底内还形成有连接所述源极区或所述漏极区的电接触部，所述基底暴露出所述电接触部的表面，所述电容器的下电极通过所述电接触部与所述源极区或所述漏极区连接。
9.根据权利要求8所述的存储单元，其特征在于，所述下电极的纵截面为U形，所述下电极的U形底部与所述电接触部接触。
10.一种存储器，其特征在于，包括：由多个如权利要求7所述的存储单元形成的存储阵列；所述存储器包括DRAM。
电容器、存储单元及存储器
技术领域
背景技术
[0002] 电容器是半导体集成电路中的重要器件，电容器的性能对于半导体集成电路有重要影响。随着尺寸微缩，使用高介电常数材料取代传统的SiO2材料作为介电层，不仅可以维持足够的驱动电流，还可以在保持相同等效氧化层厚度(equivalent oxide thickness,EOT)的情况下，增加介电层的实际物理厚度，能够有效抑制量子隧穿效应。
[0003] 电容器在存储器中作为电荷存储器件，对电容器的高电容值以及低漏电流有更高的要求。随着存储器尺寸不断的缩小，现有的高介电常数材料，例如ZrOx、AlOx等，以及现有的高介电常数材料的堆迭方式，例如ZrOx-AlOx-ZrOx，已无法满足目前存储器对高电容值与低漏电流的要求。
[0004] 如何进一步在提高电容值的同时降低漏电流，是目前亟待解决的问题。实用新型内容
[0005] 本实用新型所要解决的技术问题是，提供一种电容器、存储单元及存储器，在形成高电容值的基础上，降低漏电流。
[0007] 可选的，所述电容介电层还包括位于所述主介电层与所述上电极之间的漏电流阻挡层。
[0008] 可选的，所述牺牲层的材料为含氧高K介电层。
[0009] 可选的，所述漏电流阻挡层的材料的禁带宽度大于或等于所述主介电层的材料的禁带宽度。
[0010] 可选的，所述牺牲层位于所述漏电流阻挡层和上电极之间。
[0011] 可选的，所述牺牲层的厚度小于1nm，所述漏电阻挡层的厚度小于1nm。
[0012] 本实用新型的技术方案还包括一种存储单元，包括：上述任一项所述的电容器。
[0013] 可选的，还包括：基底，所述基底内形成有具有源极区和漏极区的晶体管，所述基底内还形成有连接所述源极区或所述漏极区的电接触部，所述基底暴露出所述电接触部的表面，所述电容器的下电极通过所述电接触部与所述源极区或所述漏极区连接。
[0014] 可选的，所述下电极的纵截面为U形，所述下电极的U形底部与所述电接触部接触。
[0015] 本实用新型的技术方案还提供一种存储器，包括：由多个上述的存储单元形成的存储阵列；所述存储器包括DRAM。
[0016] 本实用新型的电容器的电容介电层包括位于主介电层和上电极之间的牺牲层，能够替代所述主介电层被活性离子攻击，从而保护主介电层不受活性离子影响，进而降低漏电流，提高电容器的电容值；并且，所述电容器还包括位于主介电层与上电极之间的漏电流阻挡层，从而阻挡电容器的上电极与主介电层之间的漏电流通道，降低电容器的漏电流，使得具有上述电容器的DRAM单元以及存储器的性能也得到提高。附图说明
[0017] 图1至图3为本实用新型一具体实施方式的电容器的形成结构示意图；
[0018] 图4为本实用新型另一具体实施方式的电容器的结构示意图；
[0019] 图5A至图7为本实用新型一电容器的形成过程的结构示意图。
具体实施方式
[0020] 下面结合附图对本实用新型提供的电容器及其形成方法、存储单元及存储器的具体实施方式做详细说明。
[0021] 请参考图1至图3，为本实用新型一具体实施方式的电容器的形成过程的结构示意图。
[0022] 请参考图1，形成下电极101。
[0023] 所述下电极101采用导电材料，例如可以为多晶硅，还可以包括但不限于Ti、Co、TiN、TiW、W、TiAl、TiAlN等金属材料及它们的组合。在所述电容器应用于DRAM(Dynamic Random Access Memory，动态随机存取存储器)时，所述下电极101优选采用金属材料。该具体实施方式中，所述下电极101的材料为TiN。
[0024] 请参考图2，在所述下电极101表面形成电容介电层102，所述电容介电层102包括位于所述下电极101面的主介电层1021、位于所述主介电层1021表面的漏电流阻挡层1022、位于所述漏电流阻挡层1022表面的牺牲层1023。
[0026] 所述主介电层1021的厚度远大于所述漏电流阻挡层1022、牺牲层1023的厚度，决定了整个电容器的电容值大小。在一些具体实施方式中，所述主介电层1021的厚度可以为3nm～10nm。所述主介电层1021通常采用具有较高介电常数的材料，例如氧化锆、氧化铝、氧化铪等高K介质材料中的至少一种。在该具体实施方式中，所述主介电层1021包括依次堆叠的氧化锆层1021a、氧化铝层1021b和氧化锆层1021c，其中，氧化锆层1021a和1021c的K值较高但漏电率也高，而氧化铝层1021b的K值虽然低，但是漏电率低，因此采用堆叠结构的主介电层1021既能获得高K值又能降低漏电率。在其他具体实施方式中，所述主介电层1021还可以采用其他介电材料。可以采用化学气相沉积工艺依次形成所述氧化锆层1021a、氧化铝层
1021b和氧化锆层1021c。考虑到热处理过程对材料结晶性能的影响，通常靠近下电极101的氧化锆层1021a的厚度较大。厚度不同，氧化锆层的结晶性能是不同的，而结晶性能会影响到K值和漏电率，因此可以合理调整氧化锆层1021a和1021c的厚度，以尽量提高K值以及降低漏电率。在一些具体实施方式中，所述氧化锆层1021a的厚度可以为2nm～5nm，所述氧化铝层1021b的厚度可以为小于1nm，所述氧化锆层1021c的厚度可以为1nm～4nm。漏电流阻挡层1022和牺牲层1023的厚度可以为小于1nm。
1021b和氧化锆层1021c。考虑到热处理过程对材料结晶性能的影响，通常靠近下电极101的氧化锆层1021a的厚度较大。厚度不同，氧化锆层的结晶性能是不同的，而结晶性能会影响到K值和漏电率，因此可以合理调整氧化锆层1021a和1021c的厚度，以尽量提高K值以及降低漏电率。在一些具体实施方式中，所述氧化锆层1021a的厚度可以为2nm～5nm，所述氧化铝层1021b的厚度可以为小于1nm，所述氧化锆层1021c的厚度可以为1nm～4nm。漏电流阻挡层1022和牺牲层1023的厚度可以为小于1nm。
[0027] 所述漏电流阻挡层1022采用高禁带宽度的材料，从而使得所述上电极103与所述主介电层1021之间不易出现自由载流子，从而阻挡电容器的上电极103与主介电层1021之间的漏电流通道，降低电容器的漏电流。较佳的，所述漏电流阻挡层1022的材料的禁带宽度大于或等于所述主介电层1021的材料的禁带宽度。
[0028] 该具体实施方式中，所述漏电流阻挡层1022的材料为氧化铝。在其他具体实施方式中，所述漏电流阻挡层1022的材料还可以为氧化铝、氧化镁以及二氧化硅中的至少一种。所述漏电流阻挡层1022可以为单层结构，也可以为两层或两层以上不同材料层所组成的叠层结构。
[0029] 所述漏电流阻挡层1022对于漏电流的阻挡效果与厚度无关，为了依旧能够通过主介电层1021控制电容器的电容值，避免所述漏电流阻挡层1022对电容值造成较大影响，需要对漏电流阻挡层1022的厚度进行控制。在一些具体实施方式中，所述漏电流阻挡层1022的厚度小于1nm。可以采用原子层沉积工艺形成所述漏电流阻挡层1022，从而能够校准确的控制所述漏电流阻挡层1022的厚度。
[0030] 该具体实施方式中，在所述漏电流阻挡层1022的表面形成所述牺牲层1023，在其他具体实施方式中，所述牺牲层1023还可以形成于所述主介电层1021表面，然后再在所述牺牲层1023表面形成所述漏电流阻挡层1022。在其他具体实施方式中，还可以不形成所述牺牲层。
[0031] 所述牺牲层1023用于阻挡后续形成上电极的过程中，产生的离子对于主介电层1021的攻击。通常所述主介电层1021的材料均含有非金属离子，例如氧离子。上电极103的材料包括但不限于TiN、TaN和Pt，上电极形成过程中容易产生活性离子副产物，所述活性离子通常活性很高或者更易与主介电层1021内其他原子结合，例如与金属离子结合。所述主介电层1021容易受到所述活性离子的攻击，使得主介电层1021内的非金属离子被所述活性离子所取代，从而导致所述主介电层1021原子结构发生变化，进而造成漏电流增加，同时也会导致主介电层1021的介电常数下降，电容器的电容值下降。
[0032] 所述牺牲层1023用于充当被形成上电极103的副产物所攻击的材料层，由于牺牲层1023更靠近所述上电极，更易被上电极的副产物活性离子所攻击，从而将所述活性离子提前耗尽，使得主介电层1021不再受到攻击，从而进一步降低漏电流。
[0033] 所述牺牲层1023的材料可以选择介电常数较高的材料，特别是含氧的高K介电材料，例如氧化钛、氧化镧、氧化铪以及氧化钽中的至少一种。所述牺牲层1023容易受到活性离子的攻击。并且，还要求所述牺牲层1023在形成过程中不会产生能够对主介电层1021进行攻击的活性离子。在该具体实施方式中，所述牺牲层1023的材料为氧化钛，与后续形成的上电极之间具有更高的粘合性。通常采用TiH2与含氧气体反应，形成TiO2，反应过程中不会产生活性离子。
[0034] 为了避免所述牺牲层1023对电容器的电容值造成影响，需要控制所述牺牲层1023的厚度。在一些具体实施方式中，所述牺牲层1023的厚度小于1nm，可以采用原子层沉积工艺形成所述牺牲层1023，从而能够校准确的控制所述牺牲层1023的厚度。
[0035] 请参考图3，在所述牺牲层1023表面形成上电极103。
[0036] 该具体实施方式中，所述上电极103的材料为TiN，可以采用化学气相沉积工艺、原子层沉积工艺、SFD(Sequential Flow Deposition)沉积工艺或者ASFD(Advanced Sequential Flow Deposition)沉积工艺等形成所述上电极103，反应过程均采用TiCl4和NH3反应形成TiN，反应过程中产生活性离子Cl离子。主介电层1021中的氧化锆层中的锆离子更易与Cl离子结合，因而所述主介电层1021容易受到Cl离子攻击，Cl离子取代氧化锆层中的锆离子。
[0037] 该具体实施方式中，所述牺牲层1023的材料为氧化钛，所述牺牲层1023替代主介电层1021被所述Cl离子攻击，从而保护所述主介电层1021不受影响。
[0038] 上述具体实施方式中的电容器的形成方法，在电容介电层中形成位于主介电层与上电极之间的牺牲层，能够替代所述主介电层被活性离子攻击，从而保护主介电层不受活性离子影响，进而降低漏电流，提高电容器的电容值。
[0039] 进一步还形成漏电流阻挡层，从而阻挡电容器的上电极与主介电层之间的漏电流通道，降低电容器的漏电流。
[0040] 请参考图4，为本实用新型另一具体实施方式形成的电容器的结构示意图。
[0041] 该具体实施方式中，在下电极101表面依次形成主介电层1021、牺牲层1023以及上电极103，所述主介电层1021、牺牲层1023以及上电极103构成电容介电层102’，所述主介电层1021、牺牲层1023以及上电极103的具体形成方法请参考上述具体实施方式，在此不再赘述。该方法在主介电层1021与上电极103之间形成牺牲层1023，所述牺牲层1023能够替代所述主介电层1021被活性离子攻击，从而保护主介电层不受活性离子影响，进而降低漏电流，提高电容器的电容值。
[0042] 本实用新型的具体实施方式还提供一种采用上述方法形成的电容器。
[0043] 请参考图3，为本实用新型一具体实施方式的电容器的结构示意图。
[0044] 所述电容器包括下电极101、上电极103以及位于所述下电极与所述上电极之间的电容介电层102。
[0045] 所述下电极101和上电极103均采用导电材料，例如可以为多晶硅，还可已包括但不限于Ti、Co、TiN、TiW、W、TiAl、TiAlN等金属材料及它们的组合。在所述电容器应用于DRAM存储器时，所述下电极101和上电极103优选采用金属材料。
[0046] 所述电容介电层102包括主介电层1021、位于所述主介电层1021与所述上电极103之间的漏电流阻挡层1022。
[0047] 所述主介电层1021的厚度远大于所述漏电流阻挡层1022的厚度，决定了整个电容器的电容值大小。所述主介电层1021通常采用具有较高介电常数的材料，例如氧化锆、氧化铝中的至少一种。在该具体实施方式中，所述介质成1021包括依次堆叠的氧化锆层1021a、氧化铝层1021b和氧化锆层1021c。在其他具体实施方式中，所述主介电层1021还可以采用其他介电材料。
[0048] 所述漏电流阻挡层1022采用高禁带宽度的材料，从而使得所述上电极103与所述主介电层1021之间不易出现自由载流子，从而阻挡电容器的上电极103与主介电层1021之间的漏电流通道，降低电容器的漏电流。较佳的，所述漏电流阻挡层1022的禁带宽度大于或等于所述主介电层1021的禁带宽度。
[0049] 该具体实施方式中，所述漏电流阻挡层1022的材料为氧化铝。在其他具体实施方式中，所述漏电流阻挡层1022的材料还可以包括氧化铝、氧化镁及二氧化硅中的至少一种。所述漏电流阻挡层1022可以为单层结构，也可以为两层或两层以上不同材料层所组成的叠层结构。
[0050] 所述漏电流阻挡层1022对于漏电流的阻挡效果与厚度无关，为了依旧能够通过主介电层1021控制电容器的电容值，避免所述漏电流阻挡层1022对电容值造成较大影响，需要对漏电流阻挡层1022的厚度进行控制。在一些具体实施方式中，所述漏电流阻挡层1022的厚度小于1nm。
[0051] 该具体实施方式中，所述电容介电层102还包括位于所述主介电层1021与所述上电极103之间的牺牲层1023。所述牺牲层1023位于所述漏电流阻挡层1022和上电极103之间。在其他具体实施方式中，所述牺牲层1023还可以位于所述主介电层1021与所述漏电流阻挡层1022之间。
[0052] 所述牺牲层1023用于阻挡上电极103形成过程中，产生的离子对于主介电层1021的攻击。通常所述主介电层1021的材料均含有非金属离子，例如氧离子。而上电极103形成过程中容易产生活性离子副产物，所述活性离子通常活性很高或者更易与主介电层1021内其他原子结合，例如与金属离子结合。所述主介电层1021容易受到所述活性离子的攻击，使得主介电层1021内的非金属离子被所述活性离子所取代，从而导致所述主介电层1021原子结构发生变化，进而造成漏电流增加，同时也会导致主介电层1021的介电常数下降，电容器的电容值下降。
[0053] 所述牺牲层1023用于充当被形成上电极103的副产物所攻击的材料层，由于牺牲层1023更靠近所述上电极103，更易被上电极103的副产物活性离子所攻击，从而将所述活性子提前耗尽，使得主介电层1021不再受到攻击，从而进一步降低漏电流。
[0054] 该具体实施方式中，所述上电极103的材料为TiN，通常采用化学气相沉积工艺、原子层沉积工艺、SFD(Sequential Flow Deposition)沉积工艺或者ASFD(Advanced Sequential Flow Deposition)沉积工艺等，反应过程均采用TiCl4和NH3反应形成TiN，反应过程中产生活性离子Cl离子。主介电层1021中的氧化锆层中的锆离子更易与Cl离子结合，因而所述主介电层1021容易受到Cl离子攻击，Cl离子取代氧化锆层中的锆离子。
[0055] 所述牺牲层1023的材料可以选择介电常数较高的材料，特别是含氧的高K介电材料，例如氧化钛、氧化镧、氧化铪以及氧化钽中的至少一种。所述牺牲层1023容易受到活性离子的攻击。该具体实施方式中，所述牺牲层1023的材料为氧化钛，所述牺牲层1023替代主介电层1021被所述Cl离子攻击，从而保护所述主介电层1021不受影响。
[0056] 并且，还要求所述牺牲层1023在形成过程中不会产生能够对主介电层1021进行攻击的活性离子。在该具体实施方式中，所述牺牲层1023的材料为氧化钛，通常采用TiH 2与含氧气体反应，形成TiO2，反应过程中不会产生活性离子。
[0057] 为了避免所述牺牲层1023对电容器的电容值造成影响，需要控制所述牺牲层1023的厚度。在一些具体实施方式中，所述牺牲层1023的厚度小于1nm。较佳的，所述漏电流阻挡层1022和所述牺牲层1023的总厚度小于1nm。
[0058] 在其他具体实施方式中，所述电容器也可以仅包括漏电流阻挡层1022，而无需形成所述牺牲层1023。
[0059] 上述具体实施方式的电容器的电容介电层包括位于主介电层和上电极之间的漏电流阻挡层，从而阻挡电容器的上电极与主介电层之间的漏电流通道，降低电容器的漏电流。并且，所述电容器还包括位于主介电层与上电极之间的牺牲层，能够替代所述主介电层被活性离子攻击，从而保护主介电层不受活性离子影响，进而降低漏电流，提高电容器的电容值。
[0060] 请参考图4，为本实用新型另一具体实施方式的电容器的结构示意图。该具体实施方式中，所述电容器的下电极101与上电极103之间的电容介电层102’包括主介电层1021以及牺牲层1023。所述牺牲层1023，能够替代所述主介电层1021被活性离子攻击，从而保护主介电层1021不受活性离子影响，进而降低漏电流，提高电容器的电容值。
[0061] 本实用新型的具体实施方式还提供一种存储单元。所述存储单元可以包括上述具体实施方式中所述电容器，所述电容器的漏电流降低、电容值提高，从而使得所述存储单元的性能提高。所述存储单元可以为DRAM单元，所述存储单元具体包括：具有源极区和漏极区的晶体管，所述晶体管设置在所述衬底内，所述衬底表面形成有连接所述源极区和所述漏极区的电接触部，所述电容器的下电极通过所述电接触部与所述源极区或所述漏极区接触。
[0062] 本实用新型的具体实施方式还提供一种存储器，包括上述多个存储单元构成的存储阵列。所述存储器包括DRAM。
[0063] 请参考图5A至图7，为本实用新型一具体实施方式的电容器的形成过程的结构示意图。
[0064] 请参考图5A和图5B，提供基底400，所述基底400包括衬底以及覆盖所述衬底的介质层，所述衬底内形成有多个具有漏极区和源极区的晶体管，所述晶体管阵列排列；所述介质层内形成有电接触部401，所述介质层暴露出电接触部401的表面；所述电接触部401与所述晶体管的源极区和/或漏极区连接。图5B为沿图5A中割线AA’的剖面示意图。
[0065] 所述基底400表面形成有若干阵列排列的下电极420，所述下电极420为顶部具有开口的圆筒形，所述下电极420在垂直于基底400方向的剖面形状为U形。每个电容器对应的所述下电极420与所述电接触部401连接，通过所述电接触401电连接至所述电容器对应的晶体管。
[0066] 所述基底400上还形成有支撑结构410，所述支撑结构410包括至少两层的支撑层，用于支撑所述下电极420，避免所述下电极420的侧壁发生倒塌。所述支撑结构410包括第一支撑层411、第二支撑层412以及第三支撑层413。所述第三支撑层413位于所述下电极420的顶部开口外围，所述第二支撑层412位于所述下电极420的中部外围，所述第一支撑层411形成于所述基底400表面且位于所述下电极420的底部外围。
[0067] 所述下电极420以及支撑结构410的形成方法包括：在基底400表面依次形成交替层叠的支撑层和间隔层，具体包括：形成于所述基底400表面的第一支撑层411、位于所述第一支撑层411表面的第一间隔层、位于所述第一间隔层表面的第二支撑层412、位于所述第二支撑层412表面的第二间隔层以及位于所述第二间隔层表面的第三支撑层413。在其他具体实施例中，还可以增加支撑层和牺牲层的层数，从而提高电容器的高度，进一步提高电容器的电容值。也可以适当减少支撑层的层数，例如仅包括所述第一支撑层和第二支撑层。
[0068] 然后，形成贯穿所述间隔层和支撑层，暴露出所述电接触部401的电容孔430；形成覆盖所述电容孔430侧壁的下电极420；再刻蚀所述支撑层和间隔层至第一支撑层411表面，形成至少暴露出部分间隔层的开口440，所述开口440的位置请参考图5A；沿所述开口440去除所述第一牺牲层、第二牺牲层，暴露出下电极420的部分侧壁。
[0069] 在一个具体实施方式中，所述间隔层和支撑层分别采用氧化硅和氮化硅，在去除各间隔层时，可以采用湿法刻蚀工艺，采用的刻蚀溶液包括氢氟酸溶液，所述间隔层的腐蚀速率远远大于所述支撑层的腐蚀速率，当所述第一间隔层和第二间隔层被完全去除时，所述第一支撑层411、第二支撑层412以及第三支撑层413几乎被完全保留。
[0070] 该具体实施方式中，每三个电容器的下电极420之间形成一开口440，也可以在更多或更少个电容器的下电极420之间形成一开口440。图5A中仅示出了部分开口440的位置；在其他具体实施方式中，也可以适当增加或减少所述开口440的数量。
[0071] 图5B中，由于其中两个相邻的下电极420之间形成有开口440，因此，该剖面上，开口440位置处的第三支撑层413和第二支撑层412被去除，而在开口440以外区域，相邻的下电极420之间均形成有第三支撑层413和第二支撑层412。
[0072] 请参考图6，在所述下电极420内外表面依次形成电容介电层421和上电极422。
[0073] 所述电容介电层421的形成方法及结构请参考前述具体实施方式中的电容介电层102(请参考图3)或电容介电层102’(请参考图4)，在此不再赘述。
[0074] 述电容介电层421还覆盖所述第一支撑层411、第二支撑层412以及第三支撑层413的表面。
[0075] 请参考图7，在所述上电极422表面形成导电填充层501以及层间介质层502。
[0076] 所述导电填充层501可以为掺杂锗硅层、掺杂多晶硅层等。该具体实施方式中，所述导电填充层501包括位于所述上电极422表面的硼掺杂锗硅层以及覆盖所述硼掺杂锗硅层的硼掺杂多晶硅层。所述导电填充层填充所述上电极422之间的间隙。
[0077] 可以通过平坦化工艺，对所述层间介质层502进行平坦化处理，所述层间介质层502可以对下方的存储单元起到保护作用，后续还可以在所述层间介质层502内形成连接所述上电极422的电连接结构。
[0078] 请参考图7，为本实用新型一具体是实施方式的存储器的结构示意图。
[0079] 所述存储器包括基底400、位于所述基底400上阵列排列的多个电容器。
[0080] 所述基底400内包括衬底以及覆盖所述衬底的介质层，所述衬底内形成有多个具有漏极区和源极区的晶体管，所述晶体管阵列排列；所述介质层内形成有电接触部401，所述介质层暴露出电接触部401的表面；所述电接触部401与所述晶体管的源极区和/或漏极区连接。
[0081] 所述电容器包括下电极420、覆盖所述下电极420表面的电容介电层421以及覆盖所述电容介电层421表面的上电极422。
[0082] 所述下电极420为顶部具有开口的圆筒形，所述下电极420在垂直于基底400方向的剖面形状为U形。每个存储单元对应的所述下电极420与所述电接触部401连接，通过所述电接触401电连接至所述存储单元对应的晶体管。
[0083] 所述基底400上还形成有支撑结构410，所述支撑结构410包括至少两层的支撑层，用于支撑所述下电极420，避免所述下电极420的侧壁发生倒塌。所述支撑结构410包括第一支撑层411、第二支撑层412以及第三支撑层413。所述第三支撑层413位于所述下电极420的顶部开口外围，所述第二支撑层412位于所述下电极420的中部外围，所述第一支撑层411形成于所述基底400表面且位于所述下电极420的底部外围。
[0084] 所述电容介电层421包括主介电层，以及位于所述主介电层与所述上电极422之间的漏电流阻挡层和牺牲层，具体请参考前述具体实施方式中的电容介电层102(请参考图3、图4)的具体描述。所述漏电流阻挡层能够降低上电极422与下电极420之间的漏电流，所述牺牲层能够保护所述主介电层不被形成上电极422过程中产生的活性离子攻击，从而提高这个电容器的电容值，降低漏电流。
[0085] 在其他具体实施方式中，所述电容介电层421内也可以仅形成所述牺牲层或仅形成所述漏电流阻挡层。
[0086] 上述存储器的存储阵列内的电容器的漏电流降低、电容值提高，从而使得所述存储器的性能提高。
[0087] 以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。
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