利用线上电容器的高速存储模块
专利汇可以提供利用线上电容器的高速存储模块专利检索，专利查询，专利分析的服务。并且产生具有多个连接到 存储器 总线的动态 随机存取存储器 (DRAM)或同步 动态随机存取存储器 (SDRAM)的存储模 块 的装置和方法，每个DRAM或SDRAM设备均通过传输 信号 (TS)线连接到存储器总线。该存储器总线包括至少一个具有连接到该TS线、与多个DRAM或SDRAM设备并联的电容器的TS线，该TS线连接到位于信号插入端与第一DRAM或SDRAM设备TS线的附着点之间的存储器总线上。本 发明 还论述了实现这种存储模块的计算系统。，下面是利用线上电容器的高速存储模块专利的具体信息内容。
1.一种存储模块，包括：
连接器，将所述存储模块连接到系统板，所述连接器耦合到存储 器总线的信号插入端，其中，所述信号插入端和所述存储器总线在所 述存储模块上；
多个存储设备，各通过多个传输信号线中的一个耦合到存储器总 线；以及
至少一个电容器，耦合到所述存储器总线，所述至少一个电容器 与所述多个存储设备并联耦合并在所述总线的信号插入端与所述多 个存储设备的第一传输信号线的第一附着点之间耦合。
2.如权利要求1所述的存储模块，其中所述多个存储设备之一 被分成对，各对形成分支。
3.如权利要求2所述的存储模块，其中一个电容器在1皮法(pF) 至40pF范围内。
4.如权利要求3所述的存储模块，其中一个电容器是10pF的电 容器。
5.如权利要求2所述的存储模块，其中所述总线上的总电容在1 皮法(pF)至40pF范围内。
6.如权利要求1所述的存储模块，其中一个电容器在1皮法(pF) 至40pF范围内。
7.如权利要求6所述的存储模块，其中一个电容器是10pF的电 容器。
8.如权利要求1所述的存储模块，其中所述总线上的总电容在1 皮法(pF)至40pF范围内。
9.如权利要求1所述的存储模块，还包括：
终止电路，耦合到所述存储器总线的终止端，所述终止端位于与 所述存储器总线的信号插入端相对的最后一个存储设备的最后一个 附着点之外。
10.如权利要求9所述的存储模块，其中所述终止电路是一个上 拉器件。
11.一种系统，包括：
第一存储模块，含有：
连接器，将所述第一存储模块连接到系统板，所述连接器耦合到 存储器总线的信号插入端，其中，所述信号插入端和所述存储器总线 在所述存储模块上；
多个存储设备，各通过多个传输信号线中的一个耦合到
存储器总线；
至少一个电容器，耦合到存储器总线，与所述多个存储 设备并联，并在所述总线的信号插入端与所述多个存储设备 的第一传输信号线的第一附着点之间耦合，以及所述存储器总线的上拉终止端，布置在与所述存储器总 线的信号插入端相对的最后一个存储设备的最后一个附着点 之外；
通信集线器，耦合到所述存储模块；以及
处理器，通过系统总线耦合到所述通信集线器。
12.如权利要求11所述的系统，还包括：
第二存储模块，耦合到所述通信集线器，所述第二存储模块含有：
第二多个存储设备，各通过多个传输信号线中的一个耦合到第二 存储器总线；
至少一个电容器，耦合到所述第二存储器总线，与所述第二多个 存储设备之一并联，并在所述第二存储器总线的信号插入端与所述第 二多个存储设备的第一传输信号线的第一附着点之间耦合，以及所述第二存储器总线的上拉终止端，布置在与所述第二存储器总 线的信号插入端相对的第二多个中的最后一个存储设备的最后一个 附着点之外。
13.如权利要求12所述的系统，其中所述第一存储模块及第二 存储模块互相耦合以形成菊花链。
14.如权利要求12所述的系统，其中所述第一存储模块、第二 存储模块以及通信集线器以单连接方式互相耦合。
15.如权利要求11所述的系统，其中所述存储模块包括双列直 插存储模块(DIMM)。
16.如权利要求11所述的系统，其中所述存储模块包括单列直 插存储模块(SIMM)。
技术领域
存储模块
背景技术
计算系统的速度和效率受限于计算机系统中的总线和通信线路 的速度。处理器依赖于系统总线、存储器总线以及存储器控制器以 检索来自系统存储器的数据和指令。处理器被它通过系统总线和存 储器总线从系统存储器接收数据和指令的速度限制在它能够处理这 些指令的速度中。
总线通常为布置在诸如计算系统的主板之类的印刷电路板 (PCB)上的通信线路。计算系统中的部件(如存储器)具有连接到 总线线路的管脚。这些部件通过驱动信号穿过总线中的线路而在总 线中进行通信。这些信号由接收设备进行锁存。如果信号没有被正 确终止，就可能出现信号的反射或其他噪音可能影响线路上的后续 信号传输。
附图说明
图1是包含至少一个与动态随机存取存储器(DRAM)设备并 联，且耦合于存储器总线的信号插入端与多个DRAM设备的传输信 号线的第一附着点之间的电容器的存储模块的一个实施例的框图。
图2是包含至少一个与同步动态随机存取存储器(SDRAM)设 备并联，且耦合于存储器总线的信号插入端与多个SDRAM设备的 传输信号线的第一传输信号线的附着点之间的电容器的存储模块的 一个实施例的框图。
图3是包含图2所示存储模块的计算系统的一个实施例的框图。
图4是包含多个图2所示存储模块的计算系统的一个实施例的 框图。
图5是图4所示计算系统的产生方法的一个实施例的流程图。
具体实施方式
在一个实施例中，存储模块100在印刷电路板(PCB)102上形 成。PCB 102可由本领域内公知的形成印刷电路板或其他类型的电路 板的任何方法所形成。在一个实施例中，存储模块100包括在PCB 102 上形成的传输信号(TS)线121至129。
在图1所示的实施例中，PCB 102上的图案包括连接到TS线121 至129的存储器总线130。在其他实施例中，存储模块100可包括任 何用于TS线121至129及存储器总线130的图案。
在一个实施例中，存储器总线130包括信号插入端115。在一个 实施例中，信号插入端115是存储器总线130中起始于连接器105、 并结束于存储器总线130上的TS线121的附着点的部分。在一个实 施例中，连接器105将存储模块100(以及因而存储器总线130)连 接到计算系统的其他设备(如通信集线器、处理器等)。
在一个实施例中，存储器总线130及TS线121至129由铜形成。 在其他实施例中，存储器总线130及TS线121至129可以由本领域 内公知的其他传导材料形成。
在一个实施例中，存储模块100包括连接到TS线121至139的 DRAM设备131至139。如上所述，每个TS线都连接到存储器总线 130。在一个实施例中，单个DRAM(如DRAM 131)及单个TS线 (如TS线121)形成分支(如分支151)。在图1所示的实施例中， DRAM设备131至139分别与TS线121至129相耦合，形成分支151 至159。
DRAM设备131至139可以是本领域内公知的、能由计算系统 向其写入或从其读出数据的任何DRAM设备。在图1所示的实施例 中，存储模块100包含九个DRAM设备和分支，但是，存储模块100 可以包含任意数量的DRAM设备和分支。
在一个实施例中，存储模块100包括连接到TS线112的电容器 110。TS线112连接到存储器总线130的信号插入端115。在一个实 施例中，电容器110连接到TS线112，与DRAM设备131并联。
在一个实施例中，电容器110是10皮法(pF)的电容器。在其 他实施例中，电容器110是在约1pF至约40pF范围内的电容器。
在一个实施例中，存储模块100具有至少一个连接到信号插入 端115上的TS线、与DRAM设备121至129及电容器110并联的 附加电容器。附加电容器可在约1pF至约40pF范围内。在至少有电 容器110连接到信号插入端115的情况下，在一个实施例中，存储 器总线130具有约1pF至约40pF范围内的总电容。
在一个实施例中，存储器总线130包括位于存储器总线130上 的TS线129的附着点之后的终止端165以及相对的信号插入端115。 在一个实施例中，终止端165包括终止电路175。在一个实施例中， 终止电路175连接到电源以形成上拉终止电路。在另一个实施例中， 终止电路175连接到地以形成下拉终止电路。
图2是包含至少一个与同步动态随机存取存储器(SDRAM)设 备并联，且耦合于存储器总线的信号插入端与多个SDRAM设备的 传输信号线的第一传输信号线的附着点之间的电容器的存储模块的 一个实施例的框图。图2所示实施例中的存储模块200是双列直插 存储模块(DIMM)。
类似于关于上面图1中所述的实施例，在一个实施例中，存储 模块200在印刷电路板(PCB)202上形成。同样，类似于上面所述 的实施例，在一个实施例中，存储模块200在PCB 202上包括TS线 221至229及存储器总线230。
在一个实施例中，存储模块200包括同步动态随机存取存储器 (SDRAM)设备231至248。SDRAM设备231至248可以是本领 域内公知的，能由计算系统向其写入或从其读出数据的任何SDRAM 设备。在其他实施例中，SDRAM设备231至248可以由本领域内公 知的，能由计算系统向其写入或从其读出数据的DRAM设备或其他 存储设备而取代。
在一个实施例中，SDRAM设备231至248被分成对(如SDRAM 设备231、232；SDRAM设备233、234等)，每一对分别与TS线 221至229中的一个相连，形成包括两个SDRAM设备及单个TS线 的分支251至259。
在图2所示的实施例中，存储模块200包括18个SDRAM设备， 形成九个分支，但是，存储模块200可以包含任意数量的SDRAM 设备和分支。此外，在其他实施例中，一个分支可以包括多于两个 的SDRAM设备。
在一个实施例中，类似于上面所述的实施例，存储模块包括通 过TS线212连接到存储器总线230的信号插入端215并与SDRAM 设备231相并联的电容器210。在一个实施例中，电容器210是10 皮法(pF)的电容。在其他实施例中，电容器210是在约1pF至约40pF 范围内的电容器。
类似于图1中所述的实施例，在一个实施例中，存储模块200 具有至少一个在约1pF至约40pF范围之内、连接到信号插入端215 上的TS线、且与SDRAM设备231及电容器210并联的附加电容器。 同样，在至少有电容器210连接到信号插入端215的情况下，在一 个实施例中，存储器总线230具有在约1pF至约40pF范围内的总电 容。
在一个实施例中，存储器总线230包括位于存储器总线230上 的TS线229的附着点之后的终止端265以及相对的信号插入端215。 在一个实施例中，终止端265包括终止电路275。在一个实施例中， 终止电路275连接到电源以形成上拉终止电路。在另一实施例中， 终止电路275连接到地以形成下拉终止电路。
图3是包含图2所示存储模块的计算系统的实施例的框图。在 图3所示的实施例中，计算系统300包括与上面所述的存储模块200 相类似的、连接到通信集线器320的存储模块305。在其他实施例中， 存储模块305与上面所述的存储模块100相类似。
通信集线器320可以是本领域内公知的能够便于计算事务的任 何通信集线器。在一个实施例中，通信集线器320连接到系统总线 325。系统总线325可以是本领域内公知的能够传输计算事务的任何 系统总线。
在一个实施例中，系统总线325连接到处理器330。在一个实施 例中，处理器330是由位于加利福尼亚圣克拉拉市(Santa Clara， California)的英特尔公司所制造的“奔腾4”处理器。在其他实施例 中，处理器330可能是本领域内公知的任何处理器。
图4是包括多个图2所示存储模块的计算系统的一个实施例的 框图。在图4所示的实施例中，计算系统400包括存储模块405以 及存储模块410。在图4所示的实施例中，存储模块405以及存储模 块410均与上面讨论的存储模块200相类似。在其他实施例中，存 储模块405以及存储模块410均类似于上面讨论的存储模块100。
在一个实施例中，存储模块405以及存储模块410互相连接， 形成菊花链配置。在图4所示的实施例中，存储模块405以及存储 模块410互相连接并在连接415处与通信集线器420相连。
通信集线器420可以是本领域内公知的能够便于计算事务的任 何通信集线器。在一个实施例中，通信集线器420连接到系统总线 425。系统总线425可以是任何本领域内公知的能够传输计算事务的 系统总线。
在一个实施例中，系统总线425连接到处理器430。在一个实施 例中，处理器430是由位于加利福尼亚圣克拉拉市(Santa Clara， California)的英特尔公司所制造的“奔腾4”处理器。在其他实施例 中，处理器430可能是本领域内公知的任何处理器。
图5是一种产生图4所示的计算系统的方法的一个实施例的流 程图。在一个实施例中，该方法500开始于制造含有多个TS线的PCB (方块510)。TS线可以在PCB上形成任何图案，并可包括存储器 总线。
在一个实施例中，至少一个电容器被连接到具有信号插入端和 终止端的存储器总线上，一个电容器与多个DRAM设备或SDRAM 设备并联、且连接在该存储器总线的信号插入端与第一DRAM设备 或第一SDRAM设备的第一TS线上的第一附着点之间，从而形成第 一存储模块(方块520)。形成第一存储模块后，在一个实施例中， 依次重复方块510和方块520以形成第二存储模块(方块530)。
形成了至少两个存储模块之后，在一个实施例中，存储模块互 相连接以形成菊花链(方块540)。在一个实施例中，该菊花链以单 连接方式接至通信集线器(方块550)。在一个实施例中，通信集线 器通过总线连接到至少一个处理器上以形成计算系统(方块560)。
在前述各段落中描述了特定的实施例。但是很显然，除此之外 可以进行各种修改和改变而不背离权利要求书中的更广泛的精神和 范围。因此，应从说明意义上而非限制意义上来看待本说明书和附 图。
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