一种基于忆阻器的逻辑非门电路
阅读：872发布：2023-03-08
专利汇可以提供一种基于忆阻器的逻辑非门电路专利检索，专利查询，专利分析的服务。并且本 发明 公开了一种基于忆阻器的逻辑非 门 电路 ；包括：第六忆阻器、第七忆阻器、三态门、第三 电阻 ；所述第六忆阻器的输入端作为所述非门电路的输入端；所述第七忆阻器的输入端连接电源 电压 ；所述三态门的使能端连接至所述第六忆阻器的输出端，所述三态门的输入端连接至所述第七忆阻器的输出端，所述三态门的输出端通过所述第三电阻接地；所述第七忆阻器的输出端作为所述非门电路的输出端。本发明能实现现有门电路的逻辑处理功能，提高了 电子 设备的可靠性和灵活性，同时降低了成本，还在集成度、功耗、速度等方面优于传统的基于COMS的 逻辑门 电路，实现了信息的存储和处理的统一，有利于克服当今 计算机系统 结构中信息处理与存储分离造成的 瓶颈 问题。，下面是一种基于忆阻器的逻辑非门电路专利的具体信息内容。
1.一种基于忆阻器的逻辑非门电路，其特征在于，包括：第六忆阻器、第七忆阻器、三态门、第三电阻；
所述第六忆阻器的输入端作为所述非门电路的输入端；所述第七忆阻器的输入端连接电源电压；
所述三态门的使能端连接至所述第六忆阻器的输出端，所述三态门的输入端连接至所述第七忆阻器的输出端，所述三态门的输出端通过所述第三电阻接地；
所述第七忆阻器的输出端作为所述非门电路的输出端。
2.如权利要求1所述的逻辑非门电路，其特征在于，还包括：第二电压转换器和第四电阻；
所述第二电压转换器的时钟输入端连接CLK时钟信号，所述第二电压转换器的输入端连接至所述第六忆阻器的输入端，所述第二电压转换器的输出端连接至所述第六忆阻器的输出端；
所述第四电阻连接在所述第六忆阻器的输入端与地之间。
一种基于忆阻器的逻辑非门电路
技术领域
[0001] 本发明属于数字电路技术领域，更具体地，涉及一种基于忆阻器的逻辑非门电路。
背景技术
[0002] 从计算机问世那天起，科学家和技术人员就梦想着有朝一日计算机也能像人脑一样工作。自2008年4月美国惠普实验室研制出世界首个忆阻器，从而证实了“第四种电子元件”忆阻器的存在以来，忆阻器通过简单封装即可提供内存与逻辑功能的突出表现受到了科学家的关注，用其模拟大脑神经元突触就成为了不少科学家奋斗的目标。2009年美国密歇根大学的一个研究小组制成了一种模拟大脑突触的忆阻器电路，证实了此前关于忆阻器能用于电脑神经网络制作的设想。相关论文发表在2012年《纳米快报》(K.H.Kim，S.Gaba，W.Lu，etc.，Nano Lett，12，389-395，2012)杂志上。忆阻器是一种电脑元件，可在一简单封装中提供内存与逻辑功能。此前，由于可靠性和重复性问题，所展示的都是只有少数忆阻器的电路，而研究人员此次展示的则是基于硅忆阻系统并能与CMOS兼容的超高密度内存阵列。研究小组用目前计算机芯片中极为常见的两种材料——硅和银作为忆阻器的制作原料。通过在两个金属电极的交叉部位填充硅银混合物的方法来模拟大脑突触的工作方式：其中的金属电极相当于两个神经元，而填充在中间的硅银混合物则相当于突触。该装置被认为提供了一种让忆阻器存储数据的新方法。当对两个电极施加电信号的时间间隔为20毫秒时，电流在两个电极间受阻的时间就是40毫秒，信号可暂存在忆阻器中而不会丢失。
这与大脑突触传递信息的方式极为相似。该研究负责人称忆阻器就是通过这种方式来模拟神经突触的行为的。虽然该设备目前还处于实验阶段，但它表明了人类向制造出如大脑一样工作的计算机又前进了一步。
这与大脑突触传递信息的方式极为相似。该研究负责人称忆阻器就是通过这种方式来模拟神经突触的行为的。虽然该设备目前还处于实验阶段，但它表明了人类向制造出如大脑一样工作的计算机又前进了一步。
[0003] 忆阻器的特性是通过电荷和磁通量之间的关系描述的，而磁通量在数学上的定义是电压关于时间的积分。电荷和磁通量之间的关系可以用来概括任何类型的双端元件，凡是符合这个关系的双端元件都是这个类型，称之为忆阻系统，后者的阻值依赖于系统的内部状态。很多系统都属于忆阻系统，如内部状态依赖于温度，阻值随原子结构不同而改变的分子等。基于杂质漂移和状态过度的忆阻器都是忆阻系统的特例。随着器件的微型化，忆阻器表现出与普通COMS器件不同的特性，这是因为在纳米尺度，电子和离子的动态特性可能会在很大程度上依赖于系统的历史状态，除了非易失性存储介质的应外，这系统还有其他非常有前景的应用，如制成神经形态器件来模仿学习生物自适应性、自发性的行为；结合忆阻器特有的存储与处理能力，制成纳米逻辑器件，使信息的存储与处理同时进行，本发明即是基于忆阻器逻辑处理能力的应用。
[0004] 在面向未来更高性能计算系统的跨越中，传统计算机架构实现技术中信息的存储和处理是分离的，面临很多重要瓶颈问题的挑战，包括存储墙问题(Derrien，S.；Raj opadhye，S.，2000IEEE Symposium on FPCCM，329-330)、功耗问题、可靠性问题等，现有逻辑门电路主要是基于COMS的门电路，集成度低、功耗高以及掉电易丢失。
发明内容
[0006] 为实现上述目的，本发明提供了一种基于忆阻器的逻辑非门电路，包括：第六忆阻器、第七忆阻器、三态门、第三电阻；所述第六忆阻器的输入端作为所述非门电路的输入端；所述第七忆阻器的输入端连接电源电压；所述三态门的使能端连接至所述第六忆阻器的输出端，所述三态门的输入端连接至所述第七忆阻器的输出端，所述三态门的输出端通过所述第三电阻接地；所述第七忆阻器的输出端作为所述非门电路的输出端。
[0007] 更进一步地，所述逻辑非门电路还包括：第二电压转换器和第四电阻；所述第二电压转换器的时钟输入端连接CLK时钟信号，所述第二电压转换器的输入端连接至所述第六忆阻器的输入端，所述第二电压转换器的输出端连接至所述第六忆阻器的输出端；所述第四电阻连接在所述第六忆阻器的输入端与地之间。
[0008] 本发明采用忆阻器作为门电路的核心结构，不仅能实现现有门电路的逻辑处理功能，提高了电子设备的可靠性和灵活性，同时降低了成本，还在集成度、功耗、速度等方面优于传统的基于COMS的逻辑门电路，实现了信息的存储和处理的统一，有利于克服当今计算机系统结构中信息处理与存储分离造成的瓶颈问题。附图说明
[0009] 图1是本发明实施例提供的与门电路的原理图；
[0010] 图2是本发明实施例提供的或门电路的原理图；
[0011] 图3是本发明实施例提供的非门电路的原理图；
[0012] 图4是本发明实施例提供的与门集成电路掺杂与连线实例图；
[0013] 图5是本发明实施例提供的或门集成电路掺杂与连线实例图；
[0014] 图6是本发明实施例提供的非门集成电路掺杂与连线实例图；
[0015] 图7A是本发明实施例提供的非门电路的输入脉冲示意图；
[0016] 图7B是本发明实施例提供的非门电路的输出脉冲示意图。
具体实施方式
[0017] 为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
[0018] 在本发明实施例中，忆阻器作为与、或、非三种门电路的核心部件，提供不同密度的载流子以控制输出端电压。其中该忆阻器由混合半导体材料组成，包括低阻态的掺杂半导体和高阻态的本征半导体。忆阻器阻值由磁通量与电荷之间的关系描述： 单一的线性杂质漂移忆阻器由两个可连续变化的电阻串联而成，其阻抗则是掺杂区与本征区两个串联电阻之和，即： 其中D是忆阻器总长度，约为10纳米，w是掺杂区域的长度，Ron是导通阻抗，其值小于100欧姆，Roff是闭合阻抗，其值约为几千欧姆。由于施加偏压后，忆阻器内部会产生空穴漂移，即杂质与非掺杂区域分界面的线性移动，其表征方程为： 其中η表示忆阻器的极性，正向为1，反向为-1.μD
为杂质的平均移动性，是本征材料的固有属性。上述表征方程描述了忆阻器物理组成、阻抗、线性杂质漂移等内容，当在忆阻器两个电极之间施加频率为2KHz、幅值为2V的正弦信号时，忆阻器表现出忆阻系统特有的‘8’字型李萨茹回线。开始时忆阻器处于高阻态(HRS)随着施加的电压增大，杂质与非掺杂区域分界面向下层电极移动，此时忆阻器表现出强欧姆特性，电阻逐渐减小，当移除忆阻器两极的偏压时，忆阻器仍保持原来的低阻态，即‘记住了’原来的电阻。如果在忆阻器两极施加负向偏压，杂质与非掺杂区域分界面向上层电极移动，此时忆阻器表现出肖特基特性，即高阻态。本发明正是基于忆阻器的这些优良特性，设计出了信息存储与处理相融合的逻辑门电路。
为杂质的平均移动性，是本征材料的固有属性。上述表征方程描述了忆阻器物理组成、阻抗、线性杂质漂移等内容，当在忆阻器两个电极之间施加频率为2KHz、幅值为2V的正弦信号时，忆阻器表现出忆阻系统特有的‘8’字型李萨茹回线。开始时忆阻器处于高阻态(HRS)随着施加的电压增大，杂质与非掺杂区域分界面向下层电极移动，此时忆阻器表现出强欧姆特性，电阻逐渐减小，当移除忆阻器两极的偏压时，忆阻器仍保持原来的低阻态，即‘记住了’原来的电阻。如果在忆阻器两极施加负向偏压，杂质与非掺杂区域分界面向上层电极移动，此时忆阻器表现出肖特基特性，即高阻态。本发明正是基于忆阻器的这些优良特性，设计出了信息存储与处理相融合的逻辑门电路。
[0019] 如图1所示，基于忆阻器的与门电路包括：第一忆阻器101、第二忆阻器102、第三忆阻器103、单向导通元件和第一电阻Rs；第一忆阻器101的输入端作为与门电路的第一输入端，第二忆阻器102的输入端作为与门电路的第二输入端；单向导通元件的一端与第一忆阻器101的输出端和第二忆阻器102的输出端连接，单向导通元件的另一端与第三忆阻器103的输入端连接；第一电阻Rs的一端连接至单向导通元件与第三忆阻器103连接的连接端，第一电阻Rs的另一端接地；第三忆阻器103的输出端作为与门电路的输出端。
[0020] 在本发明实施例中，与门电路还包括：第一电压转换器104，第一电压转换器104的时钟输入端连接CLK时钟信号，第一电压转换器104的第一输入端连接至第一忆阻器101的输入端，第一电压转换器104的第二输入端连接至第二忆阻器102的输入端，第一电压转换器104的输出端连接至第三忆阻器103的输出端。为了保证第三忆阻器103能及时恢复到原来的状态，第一电压转换器104应在逻辑输入触发的下一个时钟信号到来时发出翻转脉冲，而第一电阻Rs是限伏电阻，阻值一般在几千欧姆。
[0022] 如图2所示，基于忆阻器的逻辑或门电路包括：第四忆阻器301、第五忆阻器302和第二电阻R1；第四忆阻器301的输入端作为或门电路的第一输入端，第五忆阻器302的输入端作为或门电路的第二输入端；第二电阻R1的一端与第四忆阻器301的输出端和第五忆阻器302的输出端连接，第二电阻R1的另一端作为或门电路的输出端。
[0023] 如图3所示，基于忆阻器的逻辑非门电路包括：第六忆阻器501、第七忆阻器502、三态门D2和第三电阻Rt1；第六忆阻器501的输入端作为非门电路的输入端；第七忆阻器502的输入端连接电源电压VDD；三态门D2的使能端连接至第六忆阻器501的输出端，三态门D2的输入端连接至第七忆阻器502的输出端，三态门D2的输出端通过第三电阻Rt1接地；第七忆阻器502的输出端作为非门电路的输出端。
[0024] 在本发明实施例中，逻辑非门电路还包括：第二电压转换器503和第四电阻Rs1；第二电压转换器503的时钟输入端连接CLK时钟信号，第二电压转换器503的输入端连接至第六忆阻器501的输入端，第二电压转换器503的输出端连接至第六忆阻器501的输出端；第四电阻Rs1连接在第六忆阻器501的输入端与地之间。
[0025] 本发明实施例中，为了克服现有的基于COMS的门电路集成度、功耗、及掉电易丢失等问题，改基于忆阻器的逻辑非门电路不仅能实现现有门电路的逻辑处理功能，还在集成度、功耗、速度、可靠性等方面优于传统的基于COMS的逻辑门电路，实现了信息的存储和处理的统一，有利于克服当今计算机系统结构中访存的瓶颈问题。另外，逻辑门电路由全新的忆阻材料制成，结合了忆阻器信息存储与处理的优点，结构简单，集成度高，工艺流程简洁。同时该门电路可以实现与、或、非、异或、与或、或非、与非等基本逻辑运算。此外，利用忆阻器的非线性特性，可以实现处理器信息存储与处理的统一，从结构上解决数据处理与存储速度差距的瓶颈。
[0026] 为了更进一步的说明本发明实施例提供的基于忆阻器的逻辑非门电路，现以集成电路掺杂与连线实例详述如下：
[0027] 图4示出了与门集成电路掺杂与连线实例图；与门集成电路的输入端与金属电极201相连，金属电极下端与二氧化钛氧空位Vo+掺杂区202相连，下层是本征二氧化钛204，不同区域之间用二氧化硅203隔离，202、204构成的忆阻器经过N-外延层、N型基片、N-阴极层207形成单向局部翻转电路，最后经沟道电阻205通过接地208，整个电路做在同一片衬基206上。两个输入端高电平电压范围为1.0V-1.5V，低电平电压范围为0V-0.5V，忆阻器高低阻态转化的阈值电压范围1.5V-2.0V，当与门的两个输入端同时输入高电平时，第三忆阻器受到强电场的作用，杂质与非掺杂区域分界面向下层电极BE移动，此时该忆阻器由高阻态变为低阻态，输出为高电平，同时在下一个时钟信号与输入端信号的触发下，第一电压转换器产生翻转电压逆向的施加在第三忆阻器的下层电极上，此忆阻器的上层电极经过限伏电阻接地，翻转电压大于2.0V，此时第三忆阻器恢复到原来的状态；当输入端至少有一个输入为低电平时，由于一个高电平电压小于1.5V，所产生的电压不足以是第三忆阻器翻转，即此忆阻器上下层电极产生的电压降很大，输出为低电平。
[0028] 图5示出了或门集成电路掺杂与连线实例图，或门电路由低阻态的忆阻器并联组成，当输入端同时为低电平时，输出为低电平，否则输出为高电平，其逻辑表达式为：F＝A+B.输入端与输出端分别与金属电极401相连，逻辑输入1与逻辑输入2下端分别连接掺杂氧空位的二氧化钛Vo+、402，下层是本征二氧化钛404，不同区域间用二氧化硅隔离403，最后忆阻器下层电极通过沟道电阻405接输出端。本实例高电平与低电平电压范围与实例一相同，由于是重掺杂忆阻器，氧空位Vo+含量高，有一个高电位输入就可以穿过忆阻器势垒，输出输出电平可以很容易检测到。如果两个输入端都为低电平时，输出电压则为低电平。
[0029] 图6示出了非门集成电路掺杂与连线实例图，非门集成电路的输入端与输出端分别与金属电极601相连，逻辑输入1下端连接掺杂氧空位的二氧化钛Vo+、602，下层是本征二氧化钛603，不同区域间用二氧化硅隔离610，最后忆阻器下层电极通过沟道电阻607接地，忆阻器下层接P+扩散区604，P+扩散区604、P+区域605、N型阱606构成了三态门，其中604为电压使能区域，605为电流导通区。输入端经过忆阻器给P+扩散区604施加电场控制P+区域是否导通。当输入为高电平时，第六忆阻器被翻转，同时三态门截止，电源端经过第七忆阻器接输出端，由于该忆阻器是低阻态，压降较小，故输出端为低电平，同时在下一个时钟信号到来时，第一电压转换器产生一个翻转电压信号，是第六忆阻器恢复原来的高阻态；当输入电压为低电平时，经过第六忆阻器后为低电平，三态门使能端有效开始工作，三态门下端接一个高阻值电阻Rt，此时输出端电压为Rt两端压降，为高电平。
[0030] 图7A与图7B分别示出了非门电路的输入与输出脉冲，在输入高电平为3.6V的周期方形脉冲时，输出为低电平约为0.1V，反之亦然，这验证了本发明实施例提供的非门电路逻辑功能正确。
[0031] 在本发明实施例中，实现了现代信息处理中基本的与、或、非三种逻辑门电路，由于采用忆阻器作为门电路的核心结构，不仅能实现现有门电路的逻辑处理功能，提高了电子设备的可靠性和灵活性，同时降低了成本，还在集成度、功耗、速度等方面优于传统的基于COMS的逻辑门电路，实现了信息的存储和处理的统一，有利于克服当今计算机系统结构中信息处理与存储分离造成的瓶颈问题，为电子技术的应用开辟了一个新的时代。
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