在对一基板进行加工以制作电路或显示器的过程中，通常要将基板曝 露于一能将材质沉积其上或蚀刻其上的材质的受激发制程气体。化学气相 沉积(CVD)制程，使用受一高频电压或微波能激发的制程气体，将材质 沉积在基板上，其可为一层、一接触孔充填物、或是其他选择性的沉积结 构。此沉积层可经蚀刻或采用别的方法加工而在基板上形成主动或被动元 件，例如金氧半导体场效电晶体(metal-oxide-semiconductor field effect transistors；MOSFETs)及其他元件。一个MOSFET典型上具有一源极 (source)区、一漏极(drain)区、以及一介于源极和漏极间的通道 (channel)区。在MOSFET元件中，一栅极(gate electrode)形成于上 方，并通过一栅介电质与通道隔离，以控制源极和漏极间的传导。
这类元件可以利用如减低供给电压、栅介电质厚度或通道长度等方法 而改善其性能。然而，在元件的尺寸和间隙越变越变小的当下，像这样的 传统方法面临到装载(mounting)的问题。例如，在通道长度很短的情况 下，通过减少通道长度而产生的增加单位面积电晶体数以及饱和电流的好 处，会被不受欢迎的载体速度饱和效应(carrier velocity saturation effect) 抵销掉。而通过减小栅介电质厚度所带来的类似优势，如：栅极阻滞的降 低，则在小型元件上受到局限，这是因为栅极泄漏电流的增多及电荷贯通 介电质，因而逐渐损毁电晶体。降低供给电压可使操作功率度下降，但是 电晶体的临界电压(threshold voltage)使得上述之下降情形同样受到限制。
在一个相当近期才发展出来而用以增进电晶体效能的方法中，是施加 应力于一沉积材质的原子晶格(atomic lattice)，以增进此材质本身或是 由一受应力沉积材质施力而产生应变(strain)的上方或下方材质的电子特 性。晶格应变(lattice strain)能够提升半导体(例如硅)的载体迁移率， 因而提高经掺杂的硅电晶体的饱和电流，进而增进其性能。例如，经由沉 积具有压缩(compressive)或拉伸(tensile)应力本质的电晶体组成材质， 则局部晶格应变可在电晶体通道区中被引发。例如，用作为蚀刻终止材质 及栅极硅化物材质之间隔层的氮化硅材质，可经沉积而作为应力材质，而 可在电晶体通道区中引发一应变。而沉积材质所需求的应力型态则视受应 力材质的种类而定。例如，CMOS元件制程中，负通道(NMOS)掺杂 区覆有一具有正拉伸应力(positive tensile stress)的抗拉材质(tensile stressed material)，而正通道MOS(PMOS)掺杂区覆有一具有负应力 值的高度压缩材质(compressive stressed material)。
因此，期望可制作具有预定应力型态的受应力材质，像是拉伸应力或 压缩应力；亦可控制沉积材质产生的应力度；更可沉积此类的受应力材质， 而能在基板上产生均匀的局部应力或应变；另外亦期望具有一可在基板上 的主动或被动元件上面形成受应力材质，而不毁损元件的制程。更进一步 期望沉积膜层是高度均匀覆盖(或保形；conformal)，以作为表面形貌 (topography)的基础。

有许多技术可以单独或合并地使用，以制作具需求特性的受应力膜层。 本发明的一第一组实施例是降低以高压缩应力氮化硅膜层制作的元件的元 件缺陷，而该具高压缩应力的氮化硅膜层是于存有氢气的状态下形成。可 以通过在沉积之前于表面进行等离子处理，以及/或在沉积之前于表面形成 一缓冲层而抑制氢气的渗入。一氮化硅膜层可包含一初始层，其于无氢气 流下形成，作为一氢气流下制成的一高应力氮化物层的底层。另一实施例 则利用辐射源与一工件(workpiece)的相对运动，以及/或制造一小于90 度的特征部位的边墙，而增进辐射硬化效能。另一增进膜层应力的实施例， 是以一成孔剂(porogen)伴随沉积制程，并使成孔剂于接续暴露于UV辐 射或是等离子处理时释出。另一实施例则利用一氮化物间隙物及多晶栅的 RTP(快速热处理制程)，以及后续一高应力蚀刻终止层的沉积所构成的 累积应力来增进应变并改善效能。
根据本发明用以形成氮化硅的一方法的一实施例，其包含：配置一含 一表面的工件(workpiece)于一制程室中；在缺乏沉积的条件下，将此表 面曝露于一等离子，以移除污染物；在存有一氢气流的状态下，于此经等 离子处理过的表面上沉积一氮化硅层。
根据本发明用以形成氮化硅的一方法的另一实施例，其包含：配置一 含一表面的工件于一制程室中；于此表面上形成一缓冲层；在一氢气流存 在下，于此缓冲层上沉积一氮化硅层。
根据本发明用以形成氮化硅的一方法的再一实施例，其包含：配置一 含一表面的工件于一制程室中；于此表面上沉积一膜层迭(film stack)， 此膜层迭包含一在无氢气流的状态下形成的氮化硅初始层，以及接着在氢 气流存在下所形成的一高压缩应力的氮化硅层。
根据本发明用以避免一元件内的缺陷形成的一方法的一实施例，其包 含：将一表面以一等离子处理，并在一氢气流的存在下，于此处理过的表 面上沉积一氮化硅层。
根据本发明用以避免一元件内的缺陷形成的一方法的另一实施例，其 包含：在一表面上沉积一缓冲层，并且在一氢气流的存在下，于此缓冲层 上沉积一氮化硅层。
根据本发明用以避免一元件内的缺陷形成的一方法的再一实施例，其 包含：在一无氢气流的状态下，于一表面上沉积一氮化硅初始层；在一氢 气流存在下，将一高压缩应力氮化硅层沉积在此氮化硅初始层上；及以一 稀释的NF3等离子回蚀该高压缩应力氮化硅层。
根据本发明的一膜层迭的一实施例，其包含：一氧化缓冲层，以及一 位于其上的氮化硅层，此氮化硅层于氢气存在下沉积且具一高压缩应力。
根据本发明的一膜层迭的一实施例，其包含：一氧化缓冲层、一高压 缩应力的氮化硅层，以及介于两者之间的一氮化硅初始层，而初始层相较 于其上方的氮化硅层具有较低的压缩应力。
根据本发明以UV辐射用以硬化一沉积膜层的一方法的一实施例，其 包含：在一制程室内配置一工件，且工件具有一沉积于其上的膜层；及当 使该工件及曝源间产生相对运动时，则该膜层会曝露于由一紫外辐射源所 发射的辐射，而使紫外辐射以一布鲁斯德角度(Brewster angle)照射在 该表面上。
根据本发明以UV辐射用以硬化一沉积膜层的一方法的另一实施例， 其包含：在一制程室内配置一工件，其上形成多个特征部位，此特征部位 的升高边墙形成一实质上小于90°的角度；及将该工件曝露于由一紫外辐 射源发射的辐射，因而此升高的特征部位的边墙所具有的角度使得紫外辐 射由该辐射源以一布鲁斯德角度而照射至在该工件的一膜层上。
根据本发明用以形成一具高拉伸应力的氮化硅膜层的一方法的一实施 例，其包含：在存有一成孔剂(porogen)的状态下，沉积氮化硅膜层；将 此氮化硅沉积膜层曝露于一等离子或紫外辐射两者的至少其一处理，以释 出成孔剂；并稠化此膜层，以减低因释出成孔剂而造成的气孔尺寸，且使 氮化硅膜层内的N-H键被拉伸(产生应变)，进而赋予一拉伸应力于此膜 层中。
根据本发明用以增进一MOSFET元件性能的一方法的一实施例，其包 含：沉积一均匀覆盖一多晶硅栅的氮化硅膜层，藉兹对一位于下方的硅晶 格施加应变，并对此栅及此氮化硅膜层执行快速热处理制程(RTP)，以 通过提高此氮化硅膜层的拉伸应力并通过于多晶硅栅内创制构造及其对应 的应力，而对该位于下方的硅晶格施加应变。一具有拉伸应力的氮化硅蚀 刻终止层沉积于该以RTP加工过的氮化硅膜层上，而该氮化硅蚀刻终止层 内的拉伸应力是通过等离子处理及紫外辐射曝露两者的其一而增强。
根据本发明制作一MOS电晶体结构的一方法的一实施例，其包含： 在一栅氧化物层之上形成一多晶硅层；置入锗使的与该多晶硅层的一第一 部分接触；将位于制作一栅极所选定部分以外的多晶硅层及栅氧化物层移 除。于该栅极上方形成一具有拉伸应力的均匀覆盖氮化物层，施用热能于 该栅极。然后对该均匀覆盖的氮化物层进行蚀刻，以于邻接该栅极处形成 一间隙物结构。
根据本发明制作一MOS电晶体结构的一方法的另一实施例，其包含： 在一栅氧化物层上方形成一多晶硅层；将位于制作一栅极所选定部分以外 的多晶硅层及栅氧化物层移除；于该栅极上形成一具有拉伸应力的均匀覆 盖氮化物层。对该栅极施以热能，并对该均匀覆盖的氮化物层进行蚀刻， 以于邻接该栅极处形成一间隙物结构，在此栅极及此间隙物结构上形成一 氮化硅蚀刻终止层，此蚀刻终止层的拉伸应力增强。
根据本发明制作一MOS电晶体结构的一方法的另一实施例，其包含： 在一栅氧化物层之上形成一多晶硅层；置入锗使的与此多晶硅层的一第一 部分接触；并将位于制作一栅极所选定部分以外的多晶硅层及栅氧化物层 移除。在此栅极上形成一氮化硅蚀刻终止层，此氮化硅蚀刻终止层的拉伸 应力是通过曝露在一等离子或UV辐射两者其中的一而增进。
根据本发明形成氮化硅的一方法的一实施例，其包含：(i)配置一含 一表面的基板于一制程室中；(ii)在无等离子的状态下，将该位于该制程 室的表面曝露于一含硅的前导气体中，由此在此表面上形成一含硅层；及 (iii)将位于该制程室的该含硅层曝露于一含氮等离子，由此形成氮化硅。 重复步骤(ii)-(iii)以增加该氮化硅的厚度。
根据本发明用以形成氮化硅的一方法的一实施例，其包含：(i)配置 一含一表面的基板于一制程室中；(ii)在一第一含氮等离子中，将位于该 制程室的该表面曝露于一含硅的前导气体；及(iii)将此曝露表面处以一 第二含氮等离子，以形成氮化硅。重复步骤(ii)-(iii)以增加此氮化硅的厚 度。
根据本发明用以形成氮化硅的一方法的一实施例，其包含：配置一含 一表面的基板于一制程室内；并将此位于制程室的表面于一含氢等离子中 曝露于一含硅前导物，由此将氮化硅沉积于此表面上。
本发明的目的及优势可通过接下来的详细描述并同其随附的图示而得 到更进一步的了解。
附图说明
第1图为一基板的一简化剖面图，显示上方覆有一抗拉氮化硅沉积材 质的一电晶体结构的一部份；
第2图标绘在数种不同的制程条件下形成的CVD SiN膜层的压缩应力 及折射率；
第3图显示在数种不同的制程条件下形成的CVD SiN膜层的FT-IR光 谱；
第4A图标绘以不同的硅烷(silane)流速所沉积的CVD SiN膜层， 其压缩应力及折射率；
第4B图标绘以不同的面板对晶片间隙所沉积的CVD SiN膜层，其压 缩应力及折射率；
第4C图标绘以不同的氢气流速所沉积的CVD SiN膜层，其压缩应力 及折射率；
第4D图标绘在不同的功率施用度下所沉积的CVD SiN膜层，其压缩 应力及折射率；
第5A图标绘在有氢气下及无氢气下所沉积的CVD SiN膜层，其压缩 应力及折射率；
第5B图标绘在不同功率及不同温度下所沉积的CVD SiN膜层，其压 缩应力及折射率；
第6图为一标绘图，显示在提高高RF电压功率度及在不同氮等离子 处理制程循环所测得的拉伸应力；
第7图为一标绘图，显示在不同沉积及等离子处理制程循环下，沉积 层的压缩应力及折射率；
第8图为一标绘图，显示随着N2等离子处理时间，沉积材质的拉伸应 力值的变化；
第9图为一标示图，显示在不同涤气及抽吸循环的制程下，N2等离子 处理时间对拉伸应力值的影响；
第10图标绘以不同沉积/处理循环所形成的CVD SiN膜层，其膜层拉 伸应力对产量的关系图；
第11A图显示在表IV列出的多种循环条件下沉积所得的CVD SiN膜 层，其N-H∶Si-N键的比率；
第11B图显示在表IV列出的多种循环及时间下，以400℃沉积所得 的CVD SiN膜层的FT-IR光谱；
第12A-D图标绘在多种不同的制程条件下，于450℃形成的一CVD SiN膜层的膜层应力；
第13A图对在400℃下受过以等离子作沉积后处理的CVD SiN膜 层，绘制拉伸应力图表并标绘氢含量的降低量，而该等离子是由含有不同 级量氩的气体所构成；
第13B图标绘了第13A图中沉积的CVD SiN膜层，其拉伸应力、氢 含量、以及N-H及Si-H键的FT-IR光谱的尖峰面积；
第13C图对受过以不同功率度的Ar等离子作沉积后处理的CVD SiN 膜层，表列拉伸应力并标绘氢含量的降低量；
第13D图标绘了第13C图中沉积的CVD SiN膜层，其拉伸应力、氢 含量、以及N-H及Si-H键的FT-IR光谱的尖峰面积；
第13E图对在550℃下受过以等离子作沉积后处理的CVD SiN膜 层，绘制拉伸张应力图表并标绘氢含量的降低量，而该等离子是由含有不 同级量氩的气体所构成；
第13F图标绘了第13E图中沉积的CVD SiN膜层，其拉伸应力、氢 含量、以及N-H及Si-H键的FT-IR光谱的尖峰面积；
第14图标绘了在每一循环间处以或不处以Ar等离子清理而沉积的 CVD SiN膜层，其膜层厚度对沉积/处理循环数的关系图；
第15图标绘了在每一循环间不处以Ar等离子清理而沉积的CVD SiN 膜层，其膜层厚度对沉积/处理循环数的关系图；
第16图标绘了在相继循环间多种条件下形成的CVD SiN膜层，其膜 层厚度对沉积/处理循环数的关系图；
第17图标绘了在相继循环间多种条件下形成的CVD SiN膜层，其膜 层厚度对沉积/处理循环数的关系图；
第18图为一照射室的图示，其适用于将一氮化硅材质曝露于一合适的 能量光束源；
第19图为一柱状图，显示在不同制程条件下(A及B)沉积所得的材 质，其于紫外辐射照射时间增加下，拉伸应力值的变化；
第20图为一标绘图，显示在初镀(as-deposited)状态(初镀-以连 续线表示)及经紫外辐射处理过后(处理过膜层-以虚线表示)的一受应力 氮化硅材质，其一傅立叶转换红外线(FT-IR)光谱；
第21A至21E图为标绘图，显示氮化硅沉积材质的拉伸应力随紫外辐 射照射时间的增加而提高，且在第21A图中，其受单波长(处理1)及宽 带波长(处理2)两种紫外光照射；
第22A图标绘了受过以UV辐射作沉积后处理的CVD SiN膜层，其拉 伸应力及收缩对沉积温度的关系图；
第22B图标绘了第22A图中的CVD SiN膜层，其氢总含量以及N-H 及Si-H键的FT-IR光谱的尖峰面积比；
第23图显示初镀的CVD SiN膜层以及其经UV辐射处理后的FT-IR 光谱；
第24图显示曝露于沉积后处理等离子的CVD SiN膜层的FT-IR光谱， 而该等离子是由不同混合气体所生成；
第25A-D图为电子显微剖面图，显示在不同制程条件下形成的CVD SiN膜层的均匀覆盖性(conformality)；
第26A-B图为放大的电子显微剖面图，显示在不同制程条件下形成的 CVD SiN膜层形态(morphology)；
第27图为材质沉积速率对曝露量(exposure dose)作图；
第28A图为沉积速率对曝露量作图；
第28B图为一显微剖面图，显示拥有一沉积层的一特征部位，此层是 经一500mT＊s配量的SiH4曝露后沉积而得；
第29A-H图为电子显微剖面图，显示在不同制程条件下所形成的CVD SiN膜层的形态；
第30图为一基板制程室的一实施例的一图示，其为一PECVD沉积室；
第31图为一相对较高压的传统制程室的简略剖面图，以及依据本发明 一实施例而修改过的一制程室，其是在较低压下操作；
第32图为第31图中剖面显示的修改过的制程室的一透视图；
第33图为一条柱状图，显示在加入一氧化物层的情况下，沉积粒子及 退火后(post annealed)粒子的表现；
第34A-C图是图示当使用一增厚的初始层时，沉积粒子及退火后粒子 的表现；
第35图为一柱状图，显示当将一氧化物层及一增厚的初始层并用时， 沉积粒子及退火后粒子的表现；
第36图为一柱状图，显示当使用多种增进压缩应力可靠性的方法时， 沉积粒子及退火后粒子的表现；
第37A图为一突显菲涅尔原理(Fresnal Principle)的图形；
第37B图为一描述菲涅尔原理的显微剖面图；
第38A-B图是图示布鲁斯德角度论(Brewster angle theory)；
第39A-M图描述一整合流程的简略剖面图，该流程使用来自多种来源 的应力以增进元件性能；
第40图是图示当受应力氮化物膜层随同快速热处理制程(Rapid Thermal Processing)使用时，对膜层组成(Si-H/N-H)以及氢总含量的 反应；
第41图是图示一沉积后NF3回蚀制程使隔离区域获致一较高蚀刻率；
第42图为一电子显微图，显示经过根据本发明一实施例的一NF3回 蚀制程后的外形变化以及图案负载效应(Pattern Loading Effect(PLE))。
主要元件符号说明
20氮化硅材质              24电晶体(或MOSFET)
28通道区                  32基板(或工件)
36源极区                  40漏极区
44沟渠                    46沟渠材质
48栅氧化材质              52栅极
54金属接触                56硅化物材质
60间隙物                  64氧化垫材质
68(栅极)侧壁              72植入
76前金属介电质(PMD)材料
80制程室/CVD沉积室/腔室   84围墙
88天花板                  92边墙
96底墙                    100制程区
104基板支撑件             105电极
106基板输送               107加热器
108气体分配器             109(第二)电极
110进入口                 110a第一入口
110b第二入口              111面板
112洞孔                   124a、124b气体供给
128a、128b气源            132a、132b导气管
144a、144b气阀            182排气管
184抽吸通道               185排气接口
186节气阀                 188排气泵
196控制器                 198电力供应
200照射室(腔室)           204曝源
206加热器                 208气体入口
210气体出口
3100较低压腔室            3102较高压腔室
3103转接管                3104加热器
3106泵接口                3108晶片座
3110升举栓杆              3112加热器转接器塞
3114隔离物                3900CMOS前导结构
3902PMOS区                3904NMOS区
3903栅极                  3905栅极
3906浅沟渠隔离结构        3908栅氧化物层
3910栅多晶硅层            3912光阻遮罩
3912a间隔                 3930氮化物层(SiN层)
3931遮罩                  3932引发应力的构造
3934氮化物层(SiN层)
3936、3938氮化硅蚀刻终止层(SiN ESL)
3950、3952间隙物结构

有许多技术可以单独或合并地使用，以增进利用化学气相沉积(CVD) 所形成的一膜层的均匀覆盖性(conformality；或称保形性)和应力。根据 本发明所提出的实施例特别适用于制作具拉伸或压缩应力的均匀覆盖层， 其对位于下方的一硅晶格施加应变。
在一应用范例中，此高度拉伸(tensile stressed)或高度压缩 (compressive stressed)氮化硅材质20于一基板或工件32上形成，以 制作一MOSFET结构392，此结构描绘于第1图的简略剖面图。此沉积或 经处理过的氮化硅材质20，其具有相对较高的内在应力，因而于电晶体24 的一通道区28内引发一应变。此被引发的应变提高了通道区28内的载体 迁移率，因而增进电晶体24的性能，例如提升电晶体24的饱和电流。氮 化硅材质20在MOSFET 24中还具有其他用途，例如作为一蚀刻终止材质。 此受高度应力的氮化硅材质20于其他结构中也一样有用，比如：其他电晶 体，包括但不限制于为二极接合电晶体、电容器、感应器及促动器等。其 中的基板32可为一硅晶片，或可由其他材质制成，如锗、硅锗、砷化镓及 其组合。此基板或工件32也可为一介电质，而用于制作显示器，如玻璃。
第1图中描述的电晶体24为一负通道(或称n-通道)MOSFET (NMOS)，具有源极和漏极区36、40，其是经由掺杂基板32一VA族 元素而形成一n-型半导体。NMOS电晶体中，源极和漏极区36、40的外 的基板或工件32典型上掺杂着一IIIA族元素，而形成一p-型半导体。NMOS 通道区上方覆盖的受应力氮化硅材质被制成具有一拉伸应力。
在另一方案中，MOSFET电晶体24包含一正通道或p-通道MOSFET (PMOS)，(未以图示)其具有源极和漏极区，是经由掺杂基板一IIIA 族元素而形成一p-型半导体。在一PMOS电晶体中，电晶体24可包含一 基板32，其包含一n-型半导体，或者是，电晶体24具有一阱区(well region； 未以图示)，阱区包含一形成于一基板或工件32的n-型半导体，而基板 32包含一p-型半导体。此PMOS通道区覆盖着一高度压缩氮化硅。
在所示方案中，电晶体24包含一沟渠44，是于基板32上的电晶体 24间或电晶体24群间供作隔离，亦即一种习知技术：浅沟渠隔离(shallow trench isolation)。沟渠44典型上以一蚀刻制程而形成于源极和漏极区 36、40之前。一沟渠侧壁的衬里材质(未以图示)，举例来说，可利用在 一氧化物/氧化氮化物环境中的一快速热氧化而在沟渠44内形成，其亦可 将沟渠44(或其他地方)上的尖角变圆。在一方案中，沟渠44亦可充填 具一拉伸应力的沟渠材质46，其还可用来对通道区28提供一拉伸应力。 沟渠材质46的沉积可包含使用一高纵横比制程(High Aspect Ratio Process(HARP))，其可包含使用一应用O3/四乙氧基硅烷(TEOS) 的次大气压化学气相沉积(SACVD)制程。过多的沟渠材质46可利用如 化学机械研磨(chemical mechanical polishing)将的移除。
此电晶体包含一栅氧化材质48和一栅极52，其位于源极和漏极区36、 40之间的通道区28上方。在显示的方案中，电晶体24还包含硅化物材质 56，其位于源极和漏极区36、40之上，也位于栅极52之上。此硅化物材 质56与位于下方的源极和漏极区36、40以及栅极52相较，是为高度导 电，并经由金属接触54助使电子讯号传进及传出电晶体24。而视使用材 质及形成的制程，硅化物材质56还可包含一拉伸应力并在通道区28中产 生拉伸应变。图示电晶体也包含间隙物60以及氧化垫材质64，其可位于 栅极52的对立侧壁68上，使硅化物材质56在一制作硅化物材质56的硅 化制程中保持分隔。在硅化制程中，一连续的金属材质(未以图示)沉积 在含氧化物的源极和漏极区36、40以及栅极52之上，也在含氮化物的间 隙物60之上。此金属与位于下方源极和漏极区36、40以及栅极52的硅 反应，而形成金属-硅合金硅化物材质，但其对间隙物60中的氮化物材质 较不具反应性。因此，间隙物60允许上方未反应的金属被蚀去，而并不影 响硅化物材质56中的金属合金。
通道区28的长度较栅氧化物材质48的长度短。量测源极区36和漏 极区40边缘之间定义的通道区28长度约为90纳米或更短，例如由约90 纳米至约10纳米。由于通道区28的长度变短，植入(implant)72(也称 的为环形植入(halo))可能被反向掺杂进通道区28中，以避免电荷载体 失控地由源极区36跳到漏极区40，反之亦然。
第1图显示的方案中，氮化硅材质20是形成于硅化物材质56上方。 氮化硅材质20典型上作为一接触蚀刻的终止材质，同时也提供应变给通道 区28。氮化硅材质20能够经沉积而具有一应力值，其范围由压缩应力直 至拉伸应力。选择氮化硅材质20的应力种类亦即选取了提供电晶体24通 道区28的应变型态。
如前所述，膜层应力及均匀覆盖性为对下方硅晶格上施加应变的薄膜 所具有的两个主要特征。并入本文全部议题以供参考的是2005年2月11 日提出的美国非临时专利申请书第11/055,936号，题目为「半导体用的高 度拉伸及压缩材质(TENSILE AND COMPRESSIVE  STRESSED MATERIALS FOR SEMICONDUCTORS)」。此先前提出的专利申请书 描述多种可用于控制一沉积膜层应力的技术。
此暂时性申请书描述更多控制一由化学气相沉积(CVD)所形成的膜 层的应力和均匀覆盖性的技术。经发现，沉积的氮化硅受应力材质的两种 型态的应力，即拉伸及压缩，以及应力值皆可于沉积材质中设定，是通过 控制制程变数或通过如下述般对沉积材质进行的处理。这些制程变数将个 别地或以特别组合描述于下，然而，本发明不应被局限于本文所描述的个 别或组合范例，而是可在本门技艺者所显知下，包含其他的变数个体或组 合。
以下部分是分别对压缩膜层应力、拉伸膜层应力以及膜层均匀覆盖性 的控制提出申述。
I高度压缩材质(Compressive Stressed Materials)
沉积制程及处理条件可调整而适于沉积一高度压缩材质于基板上，或 于沉积期间或沉积之后处理一材质，使其压缩应力值提高。在不受限于说 明下，已发现欲获得一具有较高压缩应力值的氮化硅受应力材质，可经由 提高RF撞击来获致较高的膜层密度，而这是由于沉积材质内具有较多的 Si-N键而Si-H及N-H键减少的缘故。较高的沉积温度及RF功率增进了 沉积膜层的压缩应力度。此外，于较高动能值的等离子种类所沉积的材质 中，可获得较高的压缩应力度。据信，高能的等离子种类(如等离子离子 和中子)的轰击会在沉积材质中造成压缩应力的原因在于膜层密度的增加。
用于沉积高度压缩氮化硅的制程气体包含如下所述(与高度拉伸材质 的形成有关)的含硅和含氮气体。且除非有特别声明，一般沉积制程的条 件，像是射频(radio frequency)形式和功率程度、气体流率和压力、基 板温度、以及其他如是制程，与那些用于沉积抗拉材质的制程大致类似。
要沉积一高度压缩氮化硅材质，引进腔室的制程气体包含：含有一含 硅气体的第一成分、含有一含氮气体的第二成分、及含有碳、硼或锗的第 三成分。举例来说，含硅成分可为硅烷、二硅烷、三甲基硅烷(TMS)、 三(二甲基氨基)硅烷(TDMAS)、二(第三-丁基氨基)硅烷(BTBAS)、 二氯硅烷(DCS)、及它们的组合。除上述的化合物以外，含碳成分可为 乙烯(C2H4)、丙烯(C3H6)、甲苯(C7H8)、及它们的组合。含硼及含 锗成分可分别为二硼烷(B2H6)、氯化硼(B2Cl4)、及锗烷(GeH4)。 一适当的硅烷流率是例如为约10至约200sccm。举例而言，含氮气体可 为氨气、氮气、以及它们的组合。一适当的氨气流率是为约50至约600 sccm。此制程气体也可含一稀释气体，其供入的体积量比反应气体成分大 很多。此稀释气体也可作为一稀释物，并同时至少部分作为含氮反应气体， 例如流率为约500至约20,000sccm的氮气。其他可包含于制程气体内的 其他气体为钝气，例如氦气和氩气，其具一约100至约5,000sccm的流 率。当沉积氮氧化硅材质时，此制程气体也可另含气体，如一含氧气体， 像是氧气。除非有特别声明，在这些制程中，电极的功率度典型上维持在 约100至约400瓦特，电极间隙为约5毫米(200毫寸)至约12毫米(600 毫寸)，制程气压为约1托至约4托，且基板温度为约300至约600℃。
经发现，将氢气引进沉积化学，可实质地使成形膜层的压缩应力提高。 下方表I列出三种氮化硅膜层沉积的个别条件。
表I
 膜层#   SiH4(sccm)   NH3(sccm)   N2(升)   Ar(升)   H2(升)   1   60   30   1   3   0   2   60   30   1   3   1   3   60   30   0   3   1
第2图标绘以上方表I中所列出的三种个别沉积条件所沉积的SiN膜 层的膜层应力及折射率。第2图显示加入氢气对所得膜层所具压缩应力的 影响。第2图显示在已知H2和Ar气流下，将SiH4/NH3比率最适化而达最 高压缩应力的一N2/Ar/H2比率为0/3/1。
第3图标绘上方表I中所列出氮化硅膜层#1和#3的FT-IR吸收光 谱。CVD SiN膜层#3的FT-IR光谱与CVD SiN膜层#1相比，可具相当 明显的差异。第3图的光谱显示，于存有氢气的状况下所沉积的氮化物膜 层#3，在波数约3330cm-1处强度增加，而此光谱区相当于拉伸应力的N-H 变形特征，表示出压缩应力的增加。
在已知相对比率的制程气体范围内，还可改变其他参数来增进压缩应 力。例如，以CVD制程，并在不同流速的SiH4和NH3下，采用前述0/3/1 的N2/Ar/H2流速比率来沉积SiN膜层。这些实验揭示了一最大压缩应力 (G～-2.8GPa)的中心点，其SiH4流速为60sccm而NH3流速为150sccm。
第4A-D图指出经由改变其他制程参数，沉积膜层中的压缩应力度可 进一步增进至约-2.8GPa以上。例如，第4A图标绘在三种不同的SiH4流 速下，所沉积的CVD SiN膜层的应力及折射率。第4A图显示SiH4流速可 经最适化而增进压缩应力。
第4B图标绘在三种不同的晶片对面板的间距(wafer-to-faceplate spacing)下，所沉积的CVD SiN膜层的应力及折射率。第4B图也显示此 间隙差异可经最适化而增进压缩应力。
第4C图标绘在三种不同的氢流速下，所沉积的CVD SiN膜层的应力 及折射率，第4C图显示H2流速可经最适化而增进压缩应力。
第4D图标绘在三种不同的RF功率下，所沉积的CVD SiN膜层的应 力及折射率。第4D图显示经由控制此制程参数，可获致一最大压缩应力。
第5A和5B图显示在许多制程参数的并用变化下，可使一CVD SiN 膜层具有一接近-3.0GPa的压缩应力。明确地说，第5A图标绘在三种不 同的温度下，于有氢气下及无氢气下沉积的SiN膜层，其所具有的应力及 折射率。第5A图显示于480℃且包含氢气的条件下所沉积的膜层，具有 一接近-3GPa的压缩膜层应力。第5B图标绘在480℃且包含H2及Ar的 条件下，以一75瓦特或100瓦特的高频功率沉积的SiN膜层，其所具有 的应力及折射率。第5B图显示以一75瓦特低频沉积的膜层得一-3GPa 的压缩应力。以此气体/压力/间隙的组合，使用75瓦特最适功率，得到一 具有最高压缩应力的膜层。
如前述，氮化硅于存有氢气下所作的沉积，的于增进制得的SiN膜层 的压缩应力上，可达一令人满意的程度。然而，据知氢气能够轻易地扩散 过介电材质，且这种氢气一旦渗入半导区，就会降低元件的可靠性，尤其 是在电晶体级别。而且当使用高应力膜层作为蚀刻终止层时，这种现象就 会更加的显著。
且根据观察，氢可累积在氮化物/元件(NiSix)介面，而此积聚的氢也 会造成物体的缺陷，例如在接下来的制程步骤中起泡或分层。一针对分层 部位残余物所做的检验中，发现了Zn和Na的存在，属典型的金属污染物。 这种物体缺陷的或然性随着压缩应力程度而提高，而且当氮化物膜层在越 低温下沉积，这也就越明显。
根据本发明的多个实施例，有三种方法可以单独或合并使用，以利当 高压缩应力的氮化物膜层在氢气存在下沉积形成时，可以避免缺陷的发生， 进而增进元件的可靠性。根据一实施例，通过对此高压缩应力氮化硅的承 接面施以沉积前(pre-deposition)等离子处理，可降低缺陷。根据另一实 施例，在沉积此高压缩应力氮化硅层前，先在该氮化物层的承接面上，形 成一缓冲层，而可降低缺陷。根据本发明的再一实施例，先行在无氢下形 成一SiN膜层，再于氢气存在下沉积一上覆的高应力SiN膜层，藉此可降 低缺陷。这些方法现将于下依序讨论。
根据刚才提到的第一实施例，在氢气存在下而沉积氮化硅之前，可以 使用一等离子前置处理(pre-treatment)步骤。此沉积前等离子处理是将 晶片表面清理，去除可使此表面有容许氢穿透余地的污染物，像是残余硅 烷或是金属污染物，如Zn及Na。用于此前置处理步骤的等离子可由一些 不同的周遭空气构成，包含但不限定于含N2O、含O2、及含NH3的等离 子，这些等离子已经成功地用于降低氮化物膜层退火后的缺陷数。此前置 处理可应用在与SiN进行沉积处相同或不同的制程室中。此等离子处理可 在进行接下来的沉积步骤之前就结束，或也可继续并延深至SiN沉积步骤 中。为达成某种需求效应，此等离子前置处理的特定参数，像是持续期、 功率、温度、以及周遭空气，可依各独特的应用而改变。
根据上述本发明的第二实施例，在用于承接高压缩应力氮化物的表面 上形成一缓冲层，可使缺陷减少并增进可靠性。这样的一种缓冲层，典型 上包含氧化物，之后将位于氮化物/NiSix介面。此氧化物作为一缓冲层， 阻断氢扩散通过SiN沉积膜层。抵达氧化缓冲物的原子形态氢尝试要与其 他氢原子结合以形成分子形态的氢，但却不成功，此是归因于Si-N、Si-H、 及N-H的键结强度。明确地来说，氢是通过从一Si-H或N-H键跳过另一 键而扩散。为了要由氮化物层移出而进入氧化物层，Si-O键必须断开而一 个Si-N键才形成。这种反应于能量观点而言并不被偏好，因此氢将陷留于 氮化物层中。照这样，此氧化物缓冲层充当一面墙，防止气体累积在Si/SiN 介面，减少起泡和退火后分层的情况。
第33图是比较在三种不同厚度的氧化物缓冲层上方沉积的高压缩应 力氮化硅所具有的污染物。第33图显示，即使使用非常薄的氧化物缓冲层， 导致的退火后面积计数(post-anneal area count)为约2adders(单位晶 片的缺陷数)或更少。
根据上述本发明的第三实施例，在引进用于形成高压缩应力氮化物的 氢气前，先形成一初始层，可使缺陷数减少，且增进可靠性。如上述，氮 化物层所需的高压缩应力特性是源自沉积过程间有氢气存在。根据此第三 实施例，氢气的扩散可通过在无氢下执行初始阶段沉积而降低，而使所得 的氮化硅初始层不具高压缩应力。一旦初始层形成了，就将氢气引进沉积 混合气体中，以使位于上方的氮化硅拥有需求程度的压缩应力。
此初始层的任务在保护元件免受可能发生在高压缩应力沉积间的等离 子中的电子骤增。将初始层厚度作适当调整，也可使其充当氢扩散的一个 屏障。此初始层实质性地形成一个屏障，有助于排除氢的累积情形。
第34A图显示在不同厚度的初始层下，于一高压缩应力氮化硅层所观 察得的adder数，此层是在400℃下形成，并在400℃下退火5小时。第 34A图显示使用越厚的初始层会增进退火后的粒子表现。第34A图也显示 出，当与具有约35埃(沉积5秒)厚度的初始层相比，只有在初始层厚度 大于约90埃(沉积12秒)，退火后的面积计数才降至小于约3adder。
第34B图显示在相同厚度(沉积10秒)的初始层上方，于480℃下 所形成的多种厚度高压缩应力膜层的粒子表现。第34B图显示一沉积10 秒所形成的初始层，其改善了膜层粒子表现，而形成厚度至少达1500埃 的薄膜。
第34C图为高压缩应力膜层的膜层应力相对膜层厚度的作图，该膜层 含一沉积了5秒或10秒的初始层。第34C图示出当将初始制程由5秒提 高至10秒，对具有大于约350埃厚度的膜层而言，应力方面的变化并不 大。
虽然已经对前述三种提升压缩应力可靠性的方法分别作了解说，这些 方法亦可采用各种组合而合并使用的。例如，第35图标绘四种不同的高压 缩应力氮化硅膜层迭(film stack)的粒子计数，这些膜层迭于480℃沉积 后，又于400℃下经5小时退火。其中的第一和第二膜层迭包含分别经5 秒及10秒沉积的初始层；第三和第四膜层含初始层，其形成于氧化物层之 上，而其沉积时间如图所示。
第35图显示使用较厚的初始层在「初镀(as-deposited)」膜层上得 到好的粒子表现。第35图显示在初始层下面加用一氧化缓冲层(所具厚度 30-50埃)也使膜层迭粒子表现变的更好。
第36图标绘在多种不同条件下，所形成的高压缩应力氮化硅层的粒子 计数及面积计数。第36图显示以氨(NH3)作沉积前等离子处理，对于增 进起泡阻力，是最有效的技术。运用氧化缓冲层和初始层也显示了好结果。
前述本发明的三个实施例，能用来解决与其他介电膜层整合相关的议 题，而膜层像是低k介电质及于沉积时使用氢或重氢的高拉伸应力氮化硅。 根据本发明的其他实施例，重氢也可在沉积间用来代替氢，以形成压缩应 力大于3GPa的氮化硅膜层。
沉积后NF3回蚀制程
如上述，氮化硅介电膜层可在许多应用上作为一屏障或蚀刻终止层。 晶片整体的膜层厚度(如底面对上面对边墙的厚度)的不一致性，会对增 进由一元件到另一元件的驱动电流，造成负面的影响。PECVD介电膜层的 隔离区以及在多栅上方角处可能因一高沉积速率而受损(例如：左右隧道 打通(bread-loafing))。调整制程变数对于改善阶梯覆盖(step coverage) 或图案负载(pattern loading)的效果可能不大。
根据本发明的一实施例，一NF3回蚀制程调整一PECVD氮化物的阶 梯覆盖及图案负载。稀释的NF3等离子可在沉积后用于回蚀氮化物膜层， 以调整阶梯覆盖的分布曲线。此回蚀制程导致一低蚀刻率以及令人满意的 蚀刻一致性。而此回蚀分布曲线可与一PECVD的沉积分布曲线相似。一 实施例中，此NF3回蚀制程执行于与沉积制程相同的腔室中，且可在沉积 结束时开始进行。反之，此回蚀制程可以一沉积/蚀刻的顺序进行。NF3制 程参数可经调整，而使蚀刻分布曲线能被调整至与沉积分布曲线相称。
第41图描述一沉积后NF3回蚀制程的结果。第41图中，隔离区显示 出一较高的蚀刻率。再则，一稀释的NF3回蚀在不影响膜层应力下，降低 了约30％的底面覆盖负载。此方法在应用于调整其他PECVD介电膜层的 阶梯覆盖上具有潜在能力。
第42图显示在NF3回蚀氮化硅层(标示为M3)后，分布曲线改变以 及图案负载效应(PLE)的改良。M3描述氮化物左右隧道打通 (bread-loafing)的分布曲线。经NF3回蚀制程后，M3分布曲线改变。经 对M3压缩性氮化物执行沉积后NF3回蚀后，PLE变好。
II.高度拉伸材质(Tensile Stressed Materials)
在不受限于一说明的前提下，已经发现要得到一具有较高拉伸应力值 的氮化硅受应力材质，可藉多种技术的单独或组合使用，而降低氮化硅沉 积材质中的净氢含量或是硅-氢及氮-氢键含量(各别表示Si-H及N-H键)。 一般相信，降低沉积材质的氢含量，使得氮化硅材质中可侦得的Si-H及 N-H键含量较少，而使沉积材质的拉伸应力值提高。还经发现，有数种不 同的沉积制程参数、沉积材质处理、或上述的组合，可用来达成降低沉积 材质的氢含量，诚如本文所述。
全部议题并入本文参考的是由史密斯等人于1990年2月发表于电化 学协会期刊第137期第2卷的「由NH3-SiH4等离子沉积SiNx的机制」 (Mechanism of SiNx Deposition from NH3-SiH4 Plasma，Smith et al.，J. Electrochem.Soc.，Vol.137，No.2(Feb.1990))。这篇文章把一CVD SiN 膜层拉伸应力的形成，归因于膜层的次表层区(subsurface zone)的稠化， 而稠化是通过对挥发性氨(NH3)类的排除。明确地来说，等离子中的氮 基可抽出氢而释放氨，留下由空隙分开而悬摆着的Si及N键。然后被拉长 的Si-N键形成且可由FT-IR检验测得，其是于840cm-1出现一表征尖峰。 这些拉长的Si-N键由周遭材质束缚住无法松弛而导致拉伸应力。
有许多技术可以用来增进被引生的拉伸应力度。如下所详述，根据一 种技术，通过在多个相继的沉积/处理(dep/treat)循环下形成复合层材质， 可以增进拉伸应力。根据另一实施例，也可通过在较低温进行材质沉积， 接着曝露于辐射中进行硬化，而增进拉伸应力。
要沉积一抗拉氮化硅材质，引进腔室的制程气体可包含：含有一含硅 气体的第一成分、含有一含氮气体的第二成分、及一含碳、硼或磷的第三 成分。举例来说，含硅气体可为硅烷、二硅烷、三甲基硅烷(TMS)、三 (二甲基氨基)硅烷(TDMAS)、二(第三-丁基氨基)硅烷(BTBAS)、 二氯硅烷(DCS)、及它们的组合。除上述气体外，含碳成分可为乙烯 (C2H4)、丙烯(C3H6)、甲苯(C7H8)、及它们的组合。含硼及含磷成 分可分别为二硼烷(B2H6)、氯化硼(B2Cl4)、及膦(PH3)。一适当的 硅烷流率是例如为约5至约100sccm。举例而言，含氮气体可为氨气、氮 气、以及它们的组合。一适当的氨气流率是为约10至约200sccm。制程 气体也可含一稀释气体，其供入的体积量比反应气体成分大很多。此稀释 气体也可作为一稀释物，并同时至少部分作为含氮反应气体，例如流率为 约5000至约30,000sccm的氮气。当沉积氮氧化硅材质时，此制程气体 也可另含其他气体，如一含氧气体，像是氧气。除非有特别声明，在这些 制程中，典型的气体压力是为约3至约10托，基板温度为约300至约 600℃，电极间距为约5毫米(200毫寸)至约12毫米(600毫寸)，RF 功率度为约5至约100瓦特。
A.氮等离子处理循环
还经发现，初镀氮化硅材质的应力值可通过对氮化硅沉积膜层处以一 氮等离子处理步骤(treat)而增加。这样的一个处理循环可将沉积制程修 改成两个制程步骤而执行。在第一或沉积制程步骤(dep)中，制程气体包 含：含有含硅气体及含氮气体的一第一成分，以及包含一稀释氮气的一第 二成分，其是被引进制程室，并经由对腔室电极施以一高频或低频的电压， 便由制程气体形成一等离子。在第二或氮气等离子处理循环中，制程气体 中含有含硅气体及含氮气体的第一成分气流被关掉或被实质上停止，而含 有稀释氮气的第二成分气流则仍继续开着，且施用在电极以形成等离子的 高频或低频电压也继续保持。氮化硅材质沉积期间，这两个制程循环被重 复数次。
再则，在不受限于说明之下，一般相信氮等离子循环进一步降低沉积 氮化硅的氢含量。据信氮等离子循环通过移除沉积材质的硅-氢键，而促进 氮化硅沉积材质中硅-氮键的形成。但因氮等离子处理只能影响氮化硅沉积 材质的一薄表面区，所以一氮处理循环在短暂沉积制程循环后即进行，而 在此短暂沉积制程循环中只有一膜层的氮化硅被沉积在基板上，而膜层薄 到足以让氮等离子处理实质地穿透沉积膜层的整个厚度。如果氮等离子处 理在整层厚度的氮化膜层沉积完全后才执行，只有一薄表面区的沉积材质 会被切适地处理过。
修正过的沉积制程包含一足够的沉积循环次数，再接着进行等离子处 理，以得所需膜层厚度。例如，一沉积制程沉积出一厚度500埃的抗拉氮 化硅材质，此制程包含二十个制程循环，每一个循环包含一第一沉积循环 及一第二氮等离子处理循环。每一个沉积循环执行约2至约10秒，而较典 型的是约5秒，且每一个氮等离子处理循环执行约10至约30秒，而较典 型的是20秒。所得到沉积的抗拉氮化硅材质具一500埃的厚度，且沉积 材质的拉伸应力值在氮等离子处理下增加至1.4GPa。此与初镀氮化硅材 质的拉伸应力相比对，相当于进步了10至20％，如下表II所示。
表II
NPT＝氮等离子处理

表II显示一沉积的氮化硅材质随着沉积期间基板温度的提高，在具有 及不具有多重氮等离子处理循环下，其拉伸应力的提升情形。基线(单一 材质)氮化硅膜层是在一单沉积制程循环下沉积，所使用的制程条件如上 述，且不具氮等离子处理循环。基线膜层显示当基板温度由400提高至500 ℃时，拉伸应力由1GPa增加至约1.35GPa。而NPT(氮等离子处理) 膜层则以多重沉积及氮等离子制程循环沉积，其中NPT(1)相当于20秒 氮等离子处理循环，NPT(2)相当于10秒氮等离子处理循环。由两个NPT 膜层可以看出，与基线膜层相比，氮等离子处理提升了拉伸应力，而拉伸 应力也随基板温度而提高。
第6图显示在不同氮等离子处理制程条件下，提高施用于电极105和 109的高RF电压功率值，对于沉积材质的拉伸应力值的影响。第一制程 (A)包含一7秒的沉积阶段，然后一40秒的等离子处理阶段，并重复20 个循环。第二制程(B)含有一5秒的沉积阶段，然后一40秒的等离子处 理阶段，并重复30个循环。第三制程(C)含有4秒的等离子稳定阶段、 5秒的沉积、及40秒的等离子处理，并重复30个循环。当高射频设定在 略超过40瓦特的功率度时，第一和第三制程具有最高的拉伸应力值拉，且 拉伸应力值由峰顶高度往两边下降。第三制程随着功率增加，拉伸应力值 持续地由0瓦特功率下略超过1000MPa，而下降至100瓦特功率下的900 MPa。因此一20至60瓦特的功率度，且较佳为45瓦特，被选用于氮等 离子/沉积制程。
第7图显示沉积层在不同的沉积制程及不同的氮等离子处理循环下所 得的拉伸应力值及折射率。上方曲线标示量测的拉伸应力值，下方曲线标 示量测的折射率。该制程包含：一仅具沉积的制程；一具有一40秒涤气 (purge)的制程，用以观察在不具RF功率下，即仅在热能作用下，所产 生的效应；一具有一20秒涤气再接着20秒等离子步骤的制程；一具有一 40秒等离子步骤的制程；一具有一20秒等离子步骤再接着20秒涤气的制 程；一具有一3秒快速涤气再接着20秒等离子步骤的制程；一具有一3 秒抽吸(pump)及20秒等离子步骤的制程；及一具有一3秒快速涤气及 10秒等离子步骤的制程。这些膜层在执行一连串30个的连续循环下而形 成。
最高拉伸应力值发生在以3秒抽吸加上20秒等离子以及3秒快速涤 气，再加上10秒等离子的制程。而最低拉伸应力值则量测于仅有沉积的制 程以及10秒涤气制程。一般来说，在超过10秒的等离子处理期下，所得 应力值达最大且趋于平衡，但当加入了抽吸循环时，超过20秒的处理期下 所得的应力值就不呈饱和了。
如下表III描述在第7图中显示的每一步骤的模范制程条件。
表III
所有步骤于400℃下进行，且晶片对面板的间距为430毫寸 TFO＝节气阀全开
  步骤   SiH4   (sccm)   NH3   (sccm)   N2   (公升)   压力   (托)   功率   (瓦特)   持续期   (秒)   稳定   (stab)   25   50   20   6   0   4   沉积   (dep)   25   50   20   6   45   5   抽吸   (pump)   0   0   0   TFO   0   30   快速涤气   0   0   20   TFO   0   30   涤气   (purge)   0   0   20   6   0   5-40   处理   (treat)   0   0   20   6   45   20-40
第8图显示N2等离子处理期对沉积材质的拉伸应力值的影响。拉伸应 力值一直要到处理期达10秒才增高，在这之后，拉伸应力值似呈「饱和」 而不再增加。折射率则随着处理时间而稍微提高。
第9图显示在具一3秒快速涤气及一3秒抽吸的制程下，处理期对拉 伸应力值的影响。而即使处理时间高达约20秒，第9图的拉伸应力值并未 如第8图般显出「饱和状」。
经发现，在氮等离子处理中加入步骤并予执行，能使所得膜层的拉伸 应力得到更大的增进。表IV概述多种不同N2等离子曝露循环的制程顺序。
表IV
  制程顺序   步骤时间   (x循环数)   (秒)   厚度   (埃)   RI   应力   (MPa)   产量   双子工具   (晶片数/小   时)   仅Dep   (基线)   134   500   1.847   1000   20   Dep/Treat   (DP)   10/20(x5)   525   1.874   1100   10   Stab/Dep/   Treat   (SDT)   4/5/20(x25)   580   1.892   1180   6   Stab/Dep/   抽吸/涤气   /Treat   (SDPPuT)   4/5/3/5/20   (x30)   510   1.891   1230   4.5
第10图标绘以一双子室工具(twin chamber tool)，在表IV所示的 每一个N2等离子曝露循环下，膜层应力对制程产量的关系图。第10图显 示在每一循环中加入步骤则降低制程的产量。
第11B图显示在表IV列出的多种循环及时间下，干400℃下沉积所 得的一厚度约2800埃CVD SiN膜层的FT-IR光谱。第11B图显示N2处 理将氢由Si-H和N-H键移除，其分别于2200cm-1及3330cm-1的尖峰均 降低。N-H经N2处理过即减少的另一个表现是在降低的1167cm-1尖峰/ 肩区，其相当于Si-NH-Si键。当膜层中具有相当量的N-H键时，1167cm-1 尖峰变得较为显著。
在不希望被任何特定理论限制下，一般相信N2处理降低膜层内的氢含 量，而导致拉长的Si-N键的形成。在沉积后引进另外的步骤(像是涤气抑 或抽吸)，由于腔室内不再有沉积气体，因此N2处理效应会增进。反之， 残余的SiH4和NH3在处理期间残留在腔室内，一些沉积持续在进行，处理 就无法如此好地扩散进已沉积材质中。
第11A图标绘在表IV列出的多种循环下沉积所得的CVD SiN膜层， 其N-H∶Si-N键的比率。第11A图显示在N2等离子曝露循环外加步骤可降 低N-H量达约40％。
表V列出在增温下使用一SE工具所形成的CVD SiN膜层 的应力结果。
表V

表V显示使用修改过的拉伸制程方式，可在一450℃热预算(thermal budget)内形成具一1.5Gpa拉伸应力的一CVD SiN膜层。
第12A-D图确认了这个结果，其标绘在不同的制程条件下，于450℃ 形成的一CVD SiN膜层的多个属性。第12A图为膜层应力对NH3流量作 图，显示达到一1.5GPa的拉伸应力。第12B图为膜层应力对N2流量作图， 显示以较低N2流率达到一1.5GPa的拉伸应力。第12C图为膜层应力对 SiH4及NH3的总流量作图，显示膜层应力并不是此制程参数的有力函数。 第12D图为膜层应力对所施RF功率作图，显示以一较低RF功率达到一 1.5GPa的拉伸膜层应力。
B.氩(等离子处理)
如前述，将一CVD膜层曝露于一包含有一含氮气体的等离子，可增进 膜层的拉伸应力。根据本发明的另一实施例，一CVD膜层的应力也可利用 将膜层在沉积期间抑或沉积之后曝露于一含氩气的等离子而获得增进。
第13A-F图描述在表VI列出的条件下，经由一沉积/处理(dep/treat) 循环而形成的一CVD SiN膜层的特性。
表VI
压力＝8.5托
晶片对面板的间距＝300毫寸
 循环步骤   SiH4   (sccm)   NH3   (sccm)   N2   (公升)   N2+Ar   (公升)   RF功率   (瓦特)  沉积(Dep)   60   900   1   --   100  处理(Treat)   0   0   --   20   不定
第13A-B图显示在沉积后处理期间，改变氩气流量％所带来的影响， 而其中沉积及处理均在400℃下进行。第13A-B图显示沉积膜层的拉伸应 力量与所得膜层中所减少的氢含量(〔H〕)有直接相关。第13A-B图还 显示拉伸应力的增加是氩气含量的一个函数，且拉伸应力在Ar含量大于约 25％处达饱和。
第13C-D图显示在沉积后Ar处理期间，改变所施用的RF功率度而 带来的影响，其中Ar占气流的25％，且沉积及处理均在400℃下进行。 第13C-D图显示拉伸应力的提升对于处理的RF功率度相当不敏感。
第13E-F图显示温度变化对于以含不同量氩的等离子处理过的沉积膜 层所带来的影响。确切地来说，第13E-F图的沉积/处理循环是于550℃ 下进行。第13E-F图确认了所得膜层的拉伸应力的提升直接与膜层中氢含 量的减少有关。第13E-F图也示出当沉积在较高温下(如550℃的于 400℃)进行，处理制程就比较没效。第13E-F图显示初镀膜层的氢总含 量较400℃下沉积的膜层(第13A-B图)为低，致使在等离子处理期间， 氢总含量的降低量较少。
C.紫外光照射
以一适当的能量光束(energy beam)来处理沉积材质，如紫外辐射 或电子光束，则一初镀氮化硅材质的拉伸应力可进一步增加。据信，使用 紫外线及电子光束照射能进一步降低沉积材质中的氢含量。能量光束照射 可在CVD室本身内或在另一个腔室内执行。例如，一具受应力沉积材质的 基板，可于CVD制程室内，接受紫外线或电子光束辐射照射。在这样的一 个实施例中，保护曝源(explosure source)免于CVD反应的伤害可利用 一护罩或在接着制程气流之后才将曝源引进腔室。此紫外线或电子光束可 在一沉积受应力材质的CVD反应期间，在原CVD沉积室中，施用于基板。 在此方案中，据信在沉积反应间接受紫外线或电子光束照射，会使不想要 的键在形成时即被瓦解，故而增进受应力沉积材质的应力值。
第18图显示一照射室200的示范实施例，其可用于使一基板32曝露 于紫外辐射或电子光束处理。在所示方案中，腔室200包含一基板支撑件 104，其可移动于远离曝源204的一释放位置以及离曝源204最近的一高 举位置之间，因而调整两者之间的间隔。基板支撑件104在腔室200内支 撑着基板32。在将基板32置入或移出照射室200期间，基板支撑件104 可移至一装载位置，之后，在将具有沉积氮化硅材质的基板32曝露于紫外 辐射或电子光束期间，则将基板支撑件104升高至高举位置，使照射度达 最大。腔室200还包含一加热器206，例如一电阻式加热元件(resistive heating element)，其于基板32曝露期间，可用于将基板32加热至一需 求温度。一气体入口208被配置用于将气体引进照射室200，而一气体出 口210则用来使气体自照射室200排出。
照射室200还包含一曝源204，其提供一适当的能量光束，如紫外辐 射或电子光束。一适当的紫外辐射源能够发射出一单波长的紫外线或者一 宽带(broadband)波长的紫外线。一适当的单波长紫外光源包含一准分 子(excimer)紫外光源，其提供一172纳米或222纳米的单波长紫外线。 一适当的宽带光源产生约200至约400纳米波长的紫外辐射。这样的紫外 光源可得自美国融合(Fusion)公司或美国诺得森(Nordson)公司。受 应力氮化硅材质亦可曝露于产自照射器的其他波长紫外辐射，这些照射器 含有当受电力刺激即于特殊波长下辐射的气体。例如，适当的紫外光照射 器可包含Xe气体(氙)，其产生172纳米波长的紫外辐射。在其他方案 中，照射器可包含不同对应波长的其他气体，如水银照射器于243纳米波 长产生辐射、重氢于140纳米波长产生辐射、而KrCl2则于222纳米波长 产生辐射。另外，在一方案中，要特别量制产生紫外辐射以修正受应力沉 积材质的应力值，可通过将一混合气体引进照射器而达成，其中每一气体 能够在激发下放射具一特定波长的辐射。经由改变气体的相对浓度，即可 选择由辐射源输出的波长种类，以同时接受到所有想要的波长，因而让所 需曝露时间减至最小。紫外辐射的波长和强度可经检选，以在氮化硅沉积 材质中获得预定的拉伸应力值。
CVD沉积室80(见第30图)及照射室200也可被整合在一个多腔室 的制程平台(未以图示)上，而制程平台备有一机器单臂以供使用。曝源 204、照射室200的支撑件、以及CVD沉积室80的组件(包含：基板支 撑件104、马达、阀或流量控制器、气体输送是统、节气阀、高频电力供 应、及加热器206、还有制程整合是统的机器手臂)，均可通过一是统控 制器对合适的控制线进行全面操控。是统控制器依靠光学感应器的回馈而 决定可动机械装配的位置，可动机械装配如节气阀和基板支撑件104是运 用适当的马达在控制器的操控下移动。
关于所述在照射室200中的曝露处理，是将经过本文所述的任何沉积 制程或本门技艺者所知的其他沉积制程的具一氮化硅材质的基板置入照射 室200中，并将其放在位置放低的基板支撑件104上。然后将基板支撑件 104升高至一高举位置，开启支撑件104内的光学加热器206，并启动曝 源204。曝露期间，一气体，像是氦气，可在照射室200各处流通，以促 进基板32和支撑件104间的热传导速率。其他气体也可加以运用。在一 段期间的辐射曝露后，将启动的曝源204解除，并将基板支撑件104放低 至释放位置。然后将具有受曝过的氮化硅受应力材质的基板32由照射室 200移出。
第19图为一柱状图，显示紫外辐射处理对于在不同制程条件下沉积所 得材质的拉伸应力值的影响，而制程条件包含-A：压缩膜层(45sccm SiH4/600sccm NH3/2000sccm He/30瓦特HF/30瓦特LF/2.5T/480毫寸 /430℃)及B：拉伸膜层(75sccm SiH4/1600sccm NH3/5000sccm N2/50 瓦特HF/5瓦特LF/6T/480毫寸/430℃)。并于400℃下使用5分钟和10 分钟两种不同的宽带UV处理时间。对于所有的沉积膜层而言，紫外辐射 曝露增进了拉伸应力值，且具有最低拉伸应力值的材质增进最多，亦即材 质A和B。A和B的拉伸应力由约-1500MPa增至约-1300MPa。因此， 紫外光处理能增加沉积材质的拉伸应力值。
经确定，将氮化硅沉积材质曝露于紫外辐射或电子光束能够降低沉积 材质的氢含量，进而增进材质的拉伸应力值。据信，紫外辐射曝露能使不 想要的化学键被比较想要的化学键取代。例如，在曝露中传送的UV辐射 的波长可经检选，以打断不想要的氢键，像是吸收此波长的Si-H及N-H 键。然后剩下的硅原子与一可得的氮原子形成一键结，而成想要的Si-N键。 例如，第20图显示在初镀状态(初镀-以连续线表示)及经紫外辐射处理 过后(处理过膜层-以虚线表示)的一受应力氮化硅材质，其一傅立叶转换 红外线(FT-IR)光谱(Fourier Transformed Infrared spetrum)。由此 FT-IR光谱可见，经紫外辐射处理过后，N-H伸展尖峰以及Si-H伸展尖峰 两者的尺寸明显变小，而Si-N伸展尖峰的尺寸却变大。这显示了经紫外光 处理后所得的氮化硅材质含较少的N-H和Si-H键，并含一增量的Si-N键， Si-N键对于提高沉积材质的拉伸应力而言是种想要得到的键。
第21A至21E图显示受到不同期间的紫外光照射处理时间的一氮化硅 初镀材质，其拉伸应力值的改良。第21A图中的氮化硅材质是于下述制程 条件下沉积：60sccm硅烷流率；90sccm氨流率；10,000sccm氮流率； 6托制程气体压力；100瓦特的电极功率度；及11毫米(430毫寸)的电 极间距。在初镀状态所量测的氮化硅沉积膜层拉伸应力约为700MPa。在 X轴上标示0至6的各点分别相当于0分钟(初镀)、10分钟、30分钟、 45分钟、1小时、2小时、及3小时等不同的紫外光处理时间。线上标示 着四面体(◆处理1)的初镀氮化硅材质受曝于一宽带紫外辐射源，而标 示着正方形(■处理2)的初镀氮化硅材质则受曝于一172纳米的单波长 紫外辐射源。经确定，当与一单波长紫外辐射源相较，宽带紫外辐射源为 沉积材质提供了增大的拉伸应力。
一般而言，当紫外光处理时间增长，初镀膜层的拉伸应力也由原先的 700MPa增大至超过约1.6GPa。第21B和21C图的氮化硅材质在与第 21A图所示样品相同的条件下沉积，除了下述的差异：第21B图的样品于 沉积时使用60sccm流率的硅烷、600sccm流率的氨、以及150瓦特的 电极功率；第21C图的样品于沉积时使用60sccm流率的硅烷、300sccm 流率的氨、以及150瓦特的电极功率。第21B和21C图中，初镀材质仅 以一宽带紫外辐射处理，而处理时间也于0分钟至3小时之间作变化，但 时间间隔不同，分隔成8或9段，诚如图示。最佳结果示于第21C图，在 约3小时的紫外光照射后，初镀氮化硅材质的拉伸应力由800MPa增至 1.8GPa，几乎是原拉伸应力值的2倍。
第21D图所示的沉积材质于沉积时使用60sccm硅烷流率、900sccm 氨流率、10,000sccm氮流率、100瓦特的电极功率、7托压力、及11毫 米的电极间距。线(a)是以一Fusion H UV光源处理，其提供约200至 400纳米的UV波长，线(b)则以一Excimer UV光源处理，其提供约172 纳米的UV波长。材质经过约50分钟的紫外光照射后，这两个处理分别将 拉伸应力由约800MPa(针对初镀氮化硅)提高至1.8及1.4GPa。通过 将UV照射器进一步最适化来提高抵达晶片的光强度，还可大幅减少硬化 (cure)时间。第21E图样品于沉积时使用60sccm硅烷流率、300sccm 氨流率、10,000sccm氮流率、150瓦特电极功率、6托压力、及11毫米 间距。沉积材质以一Fusion H光源进行处理。如前般，在经过约50分钟 的处理后，初镀氮化硅材质的拉伸应力由约700MPa提高至1.6GPa。
依照前述的方法，一CVD材质的拉伸应力可通过沉积后的紫外辐射照 射而获得增进。通过改变制程参数如UV处理时间及沉积时的稀释气体量， 即有可能达到增强此应力的功效。
还经确定的是紫外光照射效应可通过对「初镀」膜层成分进行最适化 而获得增进。又经发现，拉伸应力随着「初镀」膜层中氢含量的提高以及 将Si-H/N-H键比率调整至约1∶1而变大。膜层中的氢总含量可随UV照 射前沉积温度的下降而提高。确切地来说，降低沉积时的温度，能增加分 与一膜层的拉伸应力，此膜层将于后续接受UV辐射而硬化。
表VIII列出两种曝露于沉积后UV辐射照射的CVD氮化硅膜层的 FT-IR光谱数据。其中第一CVD氮化物膜层于400℃下沉积，而第二氮化 物膜层于300℃下沉积。
表VIII

表VIII显示沉积后执行UV处理，在增加Si-N键网络的同时，降低了 Si-H和N-H两键的数目。在不受限于一特定说明下，表VIII可能指出，在 I较低温度下进行沉积，使UV硬化步骤期间容许有更多的膜层结构变更， 而使所得膜层的拉伸应力较高。
第22A图标绘多个在不同温度下沉积的CVD氮化物膜层，在受过UV 硬化后的应力及膜层收缩度。第22A图显示出应力随着沉积温度下降而增 加。第22A图还显示收缩度也随着沉积温度下降而增加。第22A图这个降 低沉积温度反提高收缩度的关系，符合了最初在低温沉积的膜层会受到较 大的结构变更的这种说法。
第22B图标绘在不同温度下，以CVD形成的SiN膜层，其氢总含量 ([H])以及SiH/NH的尖峰面积比。第22B图显示在较低沉积温度下，膜 层的拉伸应力随着氢含量而增加。
第23图标绘一CVD氮化物膜层在300℃初镀过后以及再经400℃UV 辐射照射后的FT-IR光谱。表IX列出初镀及经UV硬化后的CVD SiN膜 层的组成，其是以拉塞福回向散射光谱术(Rutherford Backscattering Spectrometry(RBS))及氢前向散射光谱术(Hydrogen-Forward Scattering (HFS))决定。
表IX
  RBS/HFS   H(％)   N(％)   Si(％)   Si/N   初镀膜层   25   43   32   0.74   UV处理过   后膜层   16.5   48.5   35   0.73
第23图及表IX显示一较低的沉积温度使更多的SiN键在UV硬化后 形成，进而使硬化过的膜层应力更高。
N2处理及UV处理两者都奠基于相同的原理。确切地说，打断Si-H及 N-H键并由膜层中移除氢。移除了氢，膜层中留下悬摆着的Si和N键，而 容使新的Si-N键形成。而因Si和N原子被网络锁在一定的位置而无法多 加减轻应变，故这些新形成的Si-N键则被拉伸。
然而，N2处理技术受限于N基/离子的扩散深度以及那些N基/离子的 能量。而提高能量可能有害，因为N会变成被植入膜层中，降低拉伸应力。
相较之下，UV处理技术则具一整体效应。整个膜层可被立即处理，且 制程更为有效，并能打断更多的键。而且因为使用一放射低至200纳米波 长的宽带UV光源，此UV能量也就有利于使悬摆着的键形成受拉伸(应 变)的Si-N键。确切地说，在所有膜层成形期间，存留着一些悬摆键。这 些悬摆键有使膜层电性变差的效应。这些悬摆键能够在后续处理下残存， 尤其是如果一Si悬摆键和一N悬摆键之间的距离太远。UV处理技术提供 了必要的激发能量，使两种型态(Si及N)的悬摆键能够形成一需求的Si-N 键。
如上论述，UV处理是用来增进氮化物层拉伸应力的技术的一。UV硬 化效能与氮化硅层的光学特性及基板形貌有直接相关性。
提升UV硬化效能能增进高应力氮化物膜层的应力度及可制性。如第 37A图所示菲涅尔(Fresnel)原理，描述如果栅与栅之间之间隙与UV光 波长为同等级大小，则将产生绕射，而使一些区域没有经过处理，如多晶 硅栅的边墙和底角。第37B图显示一经照射过的区域的照片，靠着边缘有 深色波段，再接着浅色及深色波段。第37B图在底部和边墙附近显示了大 量深色区域，这符合了菲涅尔原理。
切适地设计操纵UV光的入射以及元件边墙的轮廓，以避免菲涅尔效 应，而利用布鲁斯德角度论(Brewster angle theory)的优势，就能够增 进UV硬化效能。根据此原理，在一个由真空及氮化物的折射率所计算出 的临界角(critical angle)下，光吸收最为理想。对一些SiNx膜层，此角 度经计算是介于63及66度之间。第38A图经由定义极化(polarization) 的几何方位以及p-和s-成分，描述此原理。第38B图显示每一成分(p和 s)的反射率与入射角度的函数关系，p-成分在布鲁斯德角度显出一最小值。 在此布鲁斯德角度下，因为没有绕射现象所以吸收度达最大。
根据本发明的实施例，两种方法可用来利用布鲁斯德角度论的优势， 并确保UV光对膜层不同位置处理的一致性。根据一第一实施例，基板可 相对于UV光源而移动，以确保光以多种角度而入射，包含布鲁斯德角度。 根据另一实施例，基板上可形成高升的特征部位，而具小于90度的边墙， 因而使光能以布鲁斯德角度入射，以扩散至基板表面。
如上提及，最大吸收度发生在当膜层垂直面与UV入射方向介于63及 66度之间。对于毯覆式(blanket)晶片或覆盖着大面积的特征部位，膜层 相对于晶片表面只有一种定位，因此与入射光成一固定角度。故根据本发 明一实施例，利用在晶片上方绕着光轴抑或在一半圆上转动光源，或是相 对于光源而转动基板，藉此可修正UV入射方向。此转动确保了晶片上氮 化硅膜层的每一个部分皆受曝于一以63-66度角入射的UV光。
根据本发明另一实施例，修改元件结构使其与晶片表面成一小于90 度的角度，藉此能够增强氮化物膜层对UV的吸收。在经铸型(patterned) 的晶片上，膜层依循着元件轮廓以及UV投射和膜层垂直面夹设0至180 度变化的角度。当特征部位形成了一小于90度的角，满足布鲁斯德角度标 准的可能性就提高了，这使得UV吸收度获得增进，且致使拉伸应力直接 增强。
UV光源转动的实施例以及元件角度设计操控的实施例也可一起使用， 以增进UV硬化的效能。这两个实施例也可用于增进其他膜层于UV硬化 后的性质，像是低k介电质。
根据本发明再其他实施例，加入成孔剂能够增进UV硬化效能。UV硬 化效应是与UV照射器效能以及沉积膜层的硬化潜能有直接相关性。硬化 潜能与膜层结构于进行硬化中的变化有关。结构变化包含氢的排除及非晶 是氮化物网络的重建。这些结构变化依次导致膜层性质的相称改变，即膜 层折射率和密度提高、膜层收缩、以及膜层中的残余应力变得更紧拉。要 使硬化后的拉伸应力达到最大，需要在维持膜层中SiH和NH间含量的平 衡下，将膜层中的氢含量增至最大。氮化物膜层中的氢含量为沉积温度的 一个重要函数，且局限在约30％。
根据本发明一实施例，可将多种对温度不稳定的分子引进沉积化学中 形成一氮化硅膜层，以增进其硬化潜能。这种对温度不稳定的分子通常为 大尺寸，且在沉积间混入膜层中且不致断裂。
沉积后，可使用UV处理或在原处进行等离子处理而将此分子移除。 在沉积后的硬化制程期间，膜层中原先被此对温度不稳定的分子所占据的 空间将会闭合，而在膜层中获致受拉伸的Si-N键，并提高拉伸应力。此对 温度不稳定的分子可包含但不受限于如下表X所列出者。
表X
对温度不稳定的分子(成孔剂)
  名称   化学式   α萜品烯(alpha-terpinene)   C10H10   甲苯(toluene)   C7H8   薴烯(limonene)   C10H16   吡喃(pyran)   C6H10O2   乙酸乙烯酯(vinyl acetate)   C4H6O2   环戊烯(cyclo-penetene)   C8H14   1甲基环戊烯   (1methyl cyclo-pentene)   C6H10   5乙烯基二环庚2烯(5vinyl   bicyclo hept-2-ene)   C9H12   氧化环戊烯   (cyclo-pentene oxide)   C5H8O
III.引发应变之间隙物
根据本发明又一实施例，提出一整合方案，通过突发式退火(spike annealing)制程引发氮化物层应力变化，取此优势而助于进一步增进一 NMOS元件的性能。第39A-M图描绘此整合制程步骤的简化剖面图。
如第39A图所示，制程整合的起点是一CMOS前导结构3900，其包 含PMOS区3902，其通过浅沟渠隔离(STI)结构3906与邻接的NMOS 区3904分开。栅氧化物层3908以及位于上方的栅多晶硅层3910以一迭 层状而形成于CMOS前导结构3900之上。
第39B图显示光阻遮罩(photoresist mask)3912的图案形成，以定 义出间隔(gap)3912a，其于NMOS栅所在位置露出栅多晶硅/氧化物迭 层。第39C图描绘在照射区的多晶硅上执行的非结晶化前置制程。如此前 置于非结晶化的两种可能方法含(1)将锗植入NMOS多晶硅栅、或(2) 在NMOS多晶硅栅形成凹处，再接着进行选择性SiGe沉积。对于这第二 种选项，可用一氧化物遮罩以确定结果。
第39D图显示以标准制程步骤形成PMOS和NMOS电晶体结构的个 别栅极3903及3905的成果。此传统制程包含使用可丢弃的(牺牲的)间 隙物于源极/漏极植入，然后再环形植入(Halo implants)。
拉伸应力的负荷增进了整个NMOS通道区的电流速度。相反地，压缩 应力的负担则增进PMOS通道区内洞孔移动的速度。据此，第39E图显 示在快速热处理制程(RTP)前，抗拉氮化物层3930沉积于PMOS及 NMOS栅极3903、3905上。
第39F-G图显示PMOS区3902上方的抗拉氮化物层3930的移除。 如第39F图所示，一遮罩3931首先被铸型以露出位于PMOS区3902上 方的SiN。第39G图中，露出的SiN利用遮罩3931而经过选择性蚀刻， 遮罩3931用后即被移除。
第39H图显示一RTP突发式退火步骤的成果，其将覆盖均匀的氮化 物膜层的应力由＜1GPa提高至约2GPa。此RTP突发式退火在多晶硅栅 中创造出一个引发应力的构造3932。交替言的，此步骤期间的退火形式可 取一用于活化掺杂物的动态表面退火。这些退火方法或其他任何退火方法 也可用于再结晶NMOS栅的多晶硅，由此提高氮化物应力至2.0GPa。由 此膜层所加负的拉伸应力可用于增进NMOS元件的性能。
氮化硅层的成分可经最适化，以于RTP后得到最高拉伸应力的SiN膜 层。第40图为不同组成的沉积SiN膜层标绘膜层应力对RTP突发温度 (RTP temperature spike)的关系图。第40图显示PECVD氮化物膜层 对RTP的反应，相对于膜层组成(Si-H/N-H)及氢总含量的关系。SiN膜 层在RTP后的应力为2GPa(拉伸)，而经由进一步将沉积化学最适化， 此应力值有再提高的可能。
第39I-L图显示整合流程的下一是列步骤，其中氮化物间隙物邻接着 栅氧化物/多晶硅迭层形成，以完整形成栅极结构。明确地说，第39I图中， 中性(neutral)或具压缩应力的氮化物层3934于整个结构上方形成。如 第39J-K图所示，版刻(lithography)及蚀刻被用来将氮化物层3934自 NMOS区3904移除。
第39L图描绘NMOS及PMOS元件之间隙物结构3950及3952的形 成，其是由分别蚀刻拉伸应力SiN层3930及中性(neutral)/压缩SiN层 3934而形成。
最后，第39M图显示双(dual)应力层整合。先执行环形植入，并进 行接触，例如形成MSix，然后形成氮化物蚀刻终止层(ESL)。在NMOS 元件上方，产生一具拉伸应力的SiN ESL(氮化硅蚀刻终止层)3936。 在PMOS元件上方，产生一具压缩应力的SiN ESL 3938。
一旦沉积完成，氮化硅蚀刻终止层可经处理以增进其拉伸应力。例如 此经沉积的蚀刻终止层可于原处接受等离子处理。替换或连接着等离子处 理，此经沉积的蚀刻终止层可在具或不具一罩层(capping layer)下，接 受一UV硬化，以调整膜层所受的辐射。这样的罩层的例子包含但不限于 非晶状的碳、氮氧化物、或其他与高应力氮化物层具有不同消光系数 (extinction coefficient)的材质。
第39A-L图所示的整合结构是取多种不同来源的拉伸应力的优势以增 进元件性能。首先，使用氮化物间隙层的拉伸应力。而第二种应力来源是 由RTP步骤于多晶硅栅引发。第三种应力来源则来自形成于栅极上方的氮 化物蚀刻终止层。
IV.增进的膜层均匀覆盖性
上方的描述着重于增进膜层应力。然而，与第1图相关的如上所述及 所示，一膜层欲在一硅晶格上施加应变的另一重要特性是为均匀覆盖性。 根据本发明的实施例，其容许于低压力下执行沉积及处理，因而去除了在 膜层沉积及处理间独立且耗时的涤气步骤，使一CVD膜层的均匀覆盖性得 以增进。
直至目前所述的基板制作技术是执行于约1托或更大的压力下。然而， 如上所示及所述，一具有受控特性膜层的CVD的制程循环中，可包含后续 不同条件的沉积及处理。
当制程室于约1托或以上的压力下操作，如此变化条件通常可能需要 抽吸或涤气步骤，以达最佳结果。然而，与表IV及第10图相关的如上所 示及所述，像这样的一个从中插入的抽吸/涤气步骤会耗损大量的制程时 间，实质性地降低产量。
据此，本发明的实施例也有关于在较低压下(如介于约20-150毫托) 以化学气相沉积法沉积膜层的方法及装置。维持腔室在此低压范围内所需 进行的抽气步骤，对于用于沉积及处理的气体，确保得致一短暂滞留时间 (residence time)，因而免去了一独立抽吸及涤气步骤的需要。
还经发现，低压下的CVD制程，以及制程中同时排除了从中插入的独 立气体抽吸/涤气步骤，充分降低了制程时间并将产量提高至足以使制作高 度均匀覆盖SiN膜层于商业上可行。特别是，此高度均匀覆盖的CVD SiN 膜层是以重复循环形成，其中一初始步骤包含一无等离子下的硅前导物， 其导致一高度均匀覆盖的非晶硅(a-Si)层的沉积。此沉积步骤后接一处 理步骤，其中均匀覆盖的-Si膜层曝露于一含氮等离子。此循环式制作方 式是为商业可行，其在循环的后续沉积及处理步骤间，排除了从中插入独 立气体抽吸及涤气步骤的需要。
根据本发明的一实施例，一均匀覆盖的SiN层可在低压下利用一循环 式沉积制程而形成，其中一于无等离子下的硅烷浸渍(soak)沉积步骤， 后接着以一由N2作为含氮类而形成的等离子所做的处理。在某些实施例 中，等离子也可包含氩，其可轰击沉积膜层抑或助使N2裂解，因而降低沉 积膜层的N-H含量，并形成稠密的SiN键。
根据本发明另一实施例，一均匀覆盖的SiN层可利用一低压下的循环 式沉积制程形成，其中一于无等离子下的硅烷浸渍制程，后接着以一由N2 及NH3作为含氮类所形成的等离子作处理。
第24图显示CVD SiN膜层的一FT-IR光谱，膜层是以一20秒硅烷 浸渍，后接以一等离子经一10秒曝露的处理而形成，而等离子是由N2+ Ar或由N2+NH3而形成。第24图显示处理期间存有氩气可使N-H含量降 低，而形成稠密的SiN键。
在另一实验中，此SiN制程形式是以具或不具一SiH4浸渍后的涤气步 骤执行的。经发现，移除在低温下进行的SiH4浸渍后涤气步骤，对每次循 环形成的SiN层的厚度并无影响。明确地说，低压及有效抽吸有效地干扰 了SiH4浸渍步骤。
还经发现，与NH3/N2等离子相较，以N2/Ar等离子进行处理，增进了 每次循环所沉积的SiN材质厚度。确切地说，以N2/Ar等离子进行处理， 获致一约3-5埃的每次循环所沉积的材质厚度，而以NH3/N2等离子进行处 理，则得一约2-5埃的每次循环所沉积的材质厚度。
第25A及25B图显示密集排列的形貌(topographic)特征电子显微 图，该特征拥有于350℃晶片温度下形成的SiN CVD膜层，并分别使用 N2+NH3及N2+Ar等离子处理。将第25A图与第25B图相比较，显示在 处理步骤中Ar的存在提高了N2的裂解并增进了膜层形态和阶梯覆盖。
第25C图显示密集排列的形貌特征的一电子显微图，该特征拥有于一 较高晶片温度430℃以及由N2+Ar等离子所形成的一SiN CVD膜层。将 第25C图与第25B图相比较，显示提高温度增进了所得膜层的阶梯覆盖。
第25D图显示较不密集的形貌的一电子显微图，其拥有于430℃晶片 温度下，由N2+Ar等离子形成的一CVD SiN膜层。将第25D图与第25C 图比较，显示此沉积方式也增进了图案负载效应(Pattern Loading Effect (PLE))。
在不受缚于任何特定原理下，N2处理降低膜层中的氢含量，导致受拉 伸Si-N键的形成。经由在沉积后引进更多步骤(例如涤气及/或抽吸)， 由于不再有沉积气体存在腔室中，N2处理效应也就增进。当SiH4及NH3 仍残留室中时，处理期间的沉积也还是继续进行，且在此企图沉积的步骤 期间所做的处理亦能扩散过既已沉积的材质。
第26A-B图为放大的剖面显微图，显示一高起的特征部位的上部，其 具一SiN层，是经一SiH4浸渍，且后续分别以N2/Ar及N2/NH3等离子处 理而形成。比较第26A-B图/显示处以N2/NH3等离子的氮化物层相较于 曝露于N2/Ar等离子的膜层，具有一圆柱的粒状膜层形态。
所得膜层的特质可视SiH4浸渍沉积步骤，也可视后续以一含氮等离子 所做的处理而定。例如，SiH4浸渍步骤期间的曝露量(exposure dose) 可影响所得沉积膜层的形态品质。为利于下方的论述，曝露量以下式(I) 定义：
(I)D＝TxPP；其中
D＝曝露量；
T＝曝露时间；及
PP＝SiH4分压
每个dep/treat循环的饱和膜层厚度是视达表面的SiH4入流量以及 SiH4由该表面的去吸附率而定。而SiH4入流量视曝露量而定，SiH4去吸 附率则视温度而定。据此，第27图为材质沉积速率对曝露量作图。第27 图显示沉积速率随着温度提高而下降。
第28A图为沉积速率对曝露量作图。第28B图显示一显微剖面图，其 显示一特征部位，其具有在一500mT＊s的SiH4曝露量后所沉积的一层。 第28B图显示以相当于第28A图第四组数据点的制程条件所沉积的氮化硅 膜层的阶梯覆盖成果。
第29A-H图为电子显微剖面图，显示沉积膜层的形态，而膜层的沉积 是使用一SiH4浸渍沉积步骤，再接着通过表XI列出的多种条件下量曝干 一含氮等离子而进行处理。
表XI

第29A-H图着重于处理间的温度及加入Ar对所得沉积膜层的形态及 阶梯覆盖的效应。这些图显示高温增进阶梯覆盖及膜层形态两者。尤其于 阶梯覆盖上，特征部位的边墙至顶端比率(side wall-to-top(S/T))由400℃ 时的30％增至500℃时的60％。而膜层形态则由柱状/粒状改良至致密均 质膜层。
在不受缚于任何理论下，将以NH3处理(典型上以N2稀释)与以N2+Ar 处理作一比较，因为Ar的加入增进了N2裂解，而提高了等离子密度，故 两处理之后者是属较为有益。其提供较多的N基及离子，而与先前SiH4 浸渍(soak)既存于表面上的SiH4反应。
还经发现，曝露于一等离子(包含氩气)能实质上增进一根据本发明 实施例形成的膜层的沉积速率。
例如，前述至今着重于一制程方式，其中SiN由一含SiH4及NH3两 者的等离子沉积而得，此于本发明并非必要。根据本发明的替换实施例， 当材质于无等离子下沉积，NH3∶SiH4比可为零。在如此的一实施例中， 一非晶硅层(a-Si)首先在低压下由SiH4沉积。接着，此非晶硅层处以一 含氮等离子，其中也可能含氩及氦，以形成SiN。
沉积制程的效能部分受限于第一前导物的表面覆盖。硅源前导物必须 在初始表面以及新形成表面两者上均以100％表面覆盖进行化学法吸附。 然而，已知含氮前导物在表面上抑制硅烷(SiH4)吸附作用，其可使沉积 速率随循环数而下降。
在整个沉积制程保持一定速沉积对于控制膜层厚度是重要的。使用一 表面活化制程，其移除未反应的前导物并增进SiH4在SiNx表面的化学吸 附，则可达成一实质上固定的沉积速率。此表面活化制程可使用一氩(Ar) 清理步骤而实现。Ar基的作用是要将吸附在表面上多余的前导物溅离。
根据本发明的实施例，将Ar引进室中而用以稳定制程，或是在稳定后 穿贯改道管线。要激发Ar，是使用腔室内一电容等离子(capacitive plasma) 释放，或是使用一远方等离子装置(Remote Plasma Unit(RPS))。等离 子功率、气体流量以及清理时间为影响表面复原的参数。
第14图显示在方式中含及不含一处理后的Ar等离子清理步骤，其膜 层厚度对循环数作图所产生的差异。当无Ar等离子清理，经过120次循环， 沉积速率降低10倍。当使用Ar清理，达成一约每循环0.5毫升的固定沉 积速率。一于处理后清理的类似概念也可用于形成其他类型的膜层，例如 其他介电阻障膜层。
第15图标绘于下方表VII列出的特定条件下，SiN膜层厚度与沉积- 浸渍(SiH4)/处理(NH3)循环数的关系图：
表VII

第15图指出沉积速率随着时间由8埃/每循环降至小于1埃/每循环。 此沉积速率的下降可能是由于NH3以及NH3延生物在每一沉积/处理循环 后于膜层表面累积所致。据此，在每一循环的最后可用一清理步骤来重建 及备制表面，以在下一个循环的沉积阶段中吸收SiH4。
第16图标绘利用表VII所述的循环式沉积制程方式而沉积的SiN膜层 的厚度，其中表面在接续的沉积/处理循环间曝露于不同的条件下。第16 图显示曝露于一氩等离子是为最具功效的循环间清理方法。
第17图标绘利用表VII所述的循环式沉积制程方式而沉积的SiN膜层 的厚度，其中表面在相继的沉积/处理循环间曝露于不同的条件下。第17 图显示降低提供产生Ar清理等离子的功率，会使得沉积速率更佳。
V.基板制程室的实施例
一用于沉积受应力材质的基板制程室80的一实施例以图示描述于第 30图。当一范例腔室用于描述本发明时，其他本门技艺者所显知的腔室也 可加以使用。据此，本发明的范围当不限于腔室的范例实施例或此处提出 的其他组件。一般来说，腔室80是一以等离子强化的化学气相沉积 (PE-CVD)室，适于对一基板32，如一硅晶片，进行加工。例如，一合 适的腔室为一由加州(California)圣大克拉拉(Santa Clara)应用材料公 司(Applied Materials)制造的SE型腔室。腔室80包含围墙 84，而其又含一天花板88、边墙92、及一底墙96，围墙84是围出一制 程区100。腔室80也可包含一里衬(未示)，其至少衬里为制程区100 各处围墙84的一部份。当对一300毫米硅晶片进行加工时，腔室80典型 上有一约20,000至约30,000立方公分的容积，更典型是约24,000立方公 分。
在一制程循环期间，降低基板支撑件104，而一基板32是通过一基板 输送106，如一机器手臂，而通过一进入口110并放置在支撑件104上。 基板支撑件104可在一用于装载或卸除的较低位置及一用于加工基板32 的较高可调位置间被移动。基板支撑件104可含一内附的电极105，而使 引进腔室80的制程气体产生一等离子。基板支撑件104可通过加热器107 而被加热，加热器107可为一电阻式加热元件(未示)、一加热照射器(未 示)、或等离子本身。基板支撑件104典型上包含一陶制结构，其具一承 接面以承接基板32，且其保护电极105及加热器107免受腔室环境的影 响。使用期间，对电极105施以一射频(RF)电压，而对加热器107施以 一直流(DC)电压。基板支撑件104中的电极105也用于以静电而将基 板32箝束于支撑件104上。基板支撑件104也可包含一个或多个环(未 示)，其至少部分围绕着支撑件104上基板32的一外围部分。
将一基板32装载至支撑件104上后，将支撑件104升高至一较靠近 气体分配器108的加工位置，以在其间提供一需求间隔距离ds。间隔距离 ds可由约2毫米至约12毫米。气体分配器108位于制程区100上方，将 一制程气体均匀地散布于整个基板32。气体分配器108能分别传送第一及 第二制程气体的两种个别气流至制程区100，且不会在它们被引进制程区 100之前便使气流混合，或能在供应预混制程气体至制程室100前便预先 将制程气体混合。气体分配器108包含一面板111，面板111具洞孔112 而使制程气体从中通过。面板111典型上为金属制，使一电压或电位能应 用于兹，因而作为腔室80中的电极。一合适的面板111可为铝制且覆有 一阳极电镀层。基板制程室80还包含第一及第二气体供给124a、124b， 以传输第一及第二制程气体至气体分配器108，气体供给124a、124b各 包含一气源128a、128b、一或多个导气管132a、132b、以及一或多个气 阀144a、144b。例如，在一方案中，第一气体供给124a包含一第一导气 管132a及一第一气阀144a以将一第一制程气体由气源128a输送至气体 分配器108的一第一入口110a，而第二气体供给124b包含一第二导气管 132b及一第二气阀144b以将一第二制程气体由气源128b输送至气体分 配器108的一第二入口110b。
通过结合电磁能而可将制程气体激发，例如，提供制程气体高频电压 能量而使制程气体形成一等离子。要激发第一制程气体，施一电压于下两 者之间：(i)支撑件104中的电极105及(ii)一第二电极109，其可为 气体分配器108、天花板88或腔室边墙92。施予并通过双电极105及109 的电压是电容式地将能量耦合至制程区100中的制程气体。典型上，施于 电极105及109的电压是处于一射频。一般而言，射频涵盖的范围为约3 kHz至约300GHz。针对本申请的目的，低射频为小于约1MHz，且较偏 好是从约1D0KHz至1MHz，例如一约300kHz的频率。另亦针对本申请 的目的，高射频为约3MHz至约60MHz，且较偏好是约13.56MHz。将 经检选的射频电压以一由约10瓦特至约1000瓦特的功率度施于第一电极 105，而第二电极109典型上是接地的。然而，特定使用的射频范围以及 施用电压的功率度是随沉积的受应力材质的型类而变。
腔室80也包含一排气管182，以将用过的制程气体及副产物由腔室 80排除，并将制程区100中的制程气体保持在一预定压力下。在一方案中， 排气管182含一由制程区100接收用过的制程气体的抽吸通道184、一排 气接口185、一节气阀186以及一或多个用于控制腔室80内制程气体压 力的排气泵188。排气泵188可含一或多个涡轮式分子泵(turbo-molecular pump)、低温泵(cryogenic pump)、低真空泵(roughing pump)及具 多于一种功能的组合功能泵。腔室80也可包含一入口的接口或接管(未 示)，其穿过腔室80的底墙96以输送一涤气用气体入腔室80内。涤气 用气体典型上由入口接口经过基板支撑件104至一环状抽吸通道而往上流 动。涤气用气体是用于保护基板支撑件104的表面以及其他腔室组件，免 在制程期间产生不想要的沉积。涤气用气体也可用于影响制程气流使成想 要的状况。
一控制器196也被配备着，以控制腔室80的活动以及操作参数。控 制器196可包含例如一处理器及记忆体。此处理器执行腔室操控软体，例 如一储存在记忆体的电脑程式。此记忆体可为一硬磁碟机、唯读记忆体、 快闪记忆体、或其他类型记忆体。控制器196也可包含其他组件，例如一 软磁碟机及一卡片架。此卡片架可含一单板电脑、类比及数位输入/输出板、 介面板、以及步进器电动机控制板(stepper motor controller boards)。 腔室控制软体包含成套的指令，其规定时间的测定、气体的混合、腔室的 压力、腔室的温度、微波的功率度、高频的功率度、支撑的位置、以及一 特定制程的其他参数。
腔室80还包含一电力供应198，以将电力输送至多种腔室组件，例如 基板支撑件104中的第一电极105及腔室80中的第二电极109。为了要 输送电力到腔室电极105及109，电力供应198包含一射频电压源，其供 给一选中的射频的电压以及想要且可选择的功率度。电力供应198可包含 一单射频电压源或是兼备高射频及低射频的复合式电压源。电力供应198 也包含一RF配对电路(matching circuit)。电力供应198还可包含一静 电的充电源，而为经常在基板支撑件104中受到静电的一电极提供一静电 的充电。当使用基板支撑件104内部的加热器107时，电力供应198也包 含一加热器电源，其供应加热器107一适当且可控的电压。当将一DC偏 压施于气体分配器108或基板支撑件104时，电力供应198也包含一DC 偏压电压源，其连接于气体分配器108的面板111的一导电金属部分。电 力供应198也可包含其他腔室组件的电源，例如腔室马达及自动机械。
基板制程室80也包含一温度感应器(未示)，如一热电偶 (thermocouple)或一干涉计(interfermeter)，用以侦测腔室80内部的 表面温度，如组件表面或基板表面。此温度感应器能够将其数据转送到腔 室控制器196，然后控制器196则可使用此温度数据来控制制程室80的 温度，例如控制在基板支撑件104中的电阻式加热元件。
与第30图相关之上述腔室实施例典型上经配置以在约1托及以上压力 下执行制程。如上所示及所述，然而为了要在合理的高产量下，沉积高度 均匀覆盖膜层，以一实质上较低压的方式执行制程可能较具优势。
据此，第31图显示一简略剖面图，将配置成在较高压力(＞1托)下 操作的应用材料公司(Applied Materials)SE型腔室的制程室， 与另一配制成在较低压(～20-150毫托)下操作的腔室实施例作比较。第 32图显示修改过的腔室的一透视图。
较低压腔室3100于下述几方面，不同于较高压腔室3102。首先，将 低压腔室3100经过修改，增大加热器3104下方的空间，以增进涡轮抽吸 的匀称性和效率。这使得修改过的腔室能够以一转接管3103及一涡轮节 气阀(未示)承载一较高功率的泵(未示)，并且加入一新的涡轮转接器 的管线零件来调适这些零件。此腔室经重新设计，创造了一低压泵接口 3106，其大概位于与晶片座3108相同的高度。此依次包含将腔室体轮廓 加深约2英寸，其依次包含将升举栓杆(lift pin rods)3110及加热器转接 器塞(heater adapter block)3112延长了约相同的距离。
位于晶片座3108上方的区域内，使用一厚度既经量测的隔离物3114， 而间隙物(未示)则用于依需要而升高盖子组件。
依本发明实施例可沉积不同类型的受应力材质。一种常被沉积的受应 力材质包含氮化硅。就氮化硅来说，其指的是一具有硅-氮(Si-N)键的材 质，包含材料像是氮氧化硅、硅-氧-氢-氮、以及其他硅、氮、氧、氢、及 甚至碳的化学计量或非化学计量组合。本文描述沉积氮化硅受应力材质的 范例方法以描绘本发明；但应明白的是这些方法也能用于沉积其他类型的 材料，包含受应力氧化硅、受应力介电层及其他。因此，本发明的目的不 应限定于本文所述作为例证的受应力氮化硅实施例。
虽然本发明的范例实施例既经显示及描述，那些知晓本领域一般技艺 者可能想出其他纳入了本发明的实施例，而其亦在本发明的范畴的内。例 如，其他辐射处理，如红外辐射或检选过的可见光波长也可用于处理沉积 膜层。还有，也能使用一不同辐射照射的组合。此外，词语下方、上方、 底、顶、上、下、第一及第二以及其他相对或位置方面的词语是与图中范 例实施例相关而显示，且是可互换。因此，本文附加的权利要求不应受限 于用以描绘本发明的本文所述较佳方案、材质、或空间配置。