[0002] 本申请要求于2014年10月8日提交的题为“Integration of an Unprocessed,Direct-Bandgap Chip into a Silicon Photonic Device”的美国
专利申请No.14/509914的优先权，美国专利申请No.14/509914要求于2014年7月24号提交的题为“Integration of an Unprocessed,Direct-Bandgap Chip into a Silicon Photonic Device”的美国临时申请No.62/028611以及于2013年10月9日提交的题为“Integrated Tunable CMOS Laser for Silicon Photonics”的美国临时申请No.61/888863的优先权，其全部公开内容通过引用合并到本文中以用于所有目的。本申请还要求于以下专利申请的优先权：2014年10月8日提交的题为“Coplanar Integration of a Direct-Bandgap Chip Into a Silicon Photonic Device”的美国专利申请No.14/509971；于2014年10月8日提交的题为“Processing of a Direct-Bandgap Chip After Bonding to a Silicon Photonic Device”的美国专利申请No.14/509975；以及于2014年10月8日提交的题为“Structures for Bonding a Direct-Bandgap Chip to a Silicon Photonic Device”的美国专利申请No.14/509979，其全部公开内容通过引用合并到本文中以用于所有目的。
背景技术
[0003] 硅集成
电路(IC)主导了
电子器件的发展并且基于硅加工的许多技术已开发多年。硅集成电路的不断精细化导致了纳米尺度的特征尺寸，这对于制造金属
氧化物
半导体CMOS电路来说可能是重要的。另一方面，硅不是直接带隙材料。虽然已经开发了包括III-V族半导体材料的直接带隙材料，但是在本领域中存在对于与使用硅衬底的光子IC相关的改进的方法和系统的需求。
发明内容
[0004] 本发明的实施方案提供了复合器件的器件、系统和方法，使得组合两种不同半导体材料的功能以得到光学器件。
[0005] 在一些实施方案中，公开了一种用于跨两种或更多种材料分裂(splitting)光子功能的复合器件，该复合器件包括
基台、芯片、接合部和涂层。基台包括基底层和器件层，器件层包括第一材料和形成器件层中的开口的多个壁，使得基台的基底层的一部分通过器件层露出。在一些实施方案中，第一材料为硅。芯片包括第二材料和在第二材料中的有源区。在一些实施方案中，第二材料为III-V族材料。接合部将芯片固定至基台，使得芯片的有源区与器件层对准。涂层将芯片密封在基台中。
[0006] 在一些实施方案中，公开了一种制造用于在两种或更多种材料之间分裂光子功能的复合器件的方法。利用目标将第一掩模对准。基于利用目标对准的第一掩模在基台中蚀刻出凹部。芯片被接合在基台的凹部中，其中间隙将芯片的侧部与凹部的壁隔开。将
接触金属施加至芯片的顶部。用第一材料填充间隙。在一些实施方案中，第一材料为
二氧化硅。施加第二掩模来限定在间隙上方的待蚀刻区域。从间隙部分地去除第一材料。用第二材料至少部分地填充间隙。在一些实施方案中，第二材料是
多晶硅。从间隙部分去除第二材料。在一些实施方案中，从间隙部分地去除第二材料在第二材料中形成了脊形
波导的一部分。施加第三掩模以限定待从芯片去除以在芯片上形成特征的区域。从芯片去除材料以在芯片上形成特征。在一些实施方案中，第三掩模是光掩模，并且第三材料被用于基于光掩模产生蚀刻掩模。从芯片去除材料以在芯片上形成特征。使用第四材料来
覆盖芯片。在一些实施方案中，芯片包括有源区(例如，对于
激光器或
调制器)，并且基台由硅制成。在一些实施方案中，利用
基座来将芯片与基台对准。在一些实施方案中，在基台中蚀刻出用于使芯片对准的基座。在一些实施方案中，第四材料将芯片密封在基台的凹部中。在一些实施方案中，第四材料是SiO2。在一些实施方案中，在将芯片接合至基台中使用采用铟的
凸块下
金属化。在一些实施方案中，在通过去除芯片的一部分而露出的表面上将接触金属附加至芯片上。在一些实施方案中，在施加第四材料之后，将两个或更多个
欧姆接触附加至芯片。在一些实施方案中，第三材料与第四材料相同。在一些实施方案中，在蚀刻间隙中的第二材料和/或芯片之前所使用的掩模利用目标来对准。
[0007] 在一些实施方案中，公开了一种将直接带隙芯片共面集成进硅器件中的方法。提供了基台，该基台具有基底层、在基底层之上的器件层，其中器件层包括形成器件层中的开口的多个壁，使得基台的基底层的一部分通过器件层露出。提供了芯片，该芯片具有衬底和有源区。芯片被接合至基台的基底层的所述一部分。在一些实施方案中，芯片的衬底延伸高出基台，超出凹部，并且芯片的衬底的至少一部分被去除，使得芯片未延伸高出基台。
[0008] 在一些实施方案中，公开了将直接带隙芯片共面集成至硅器件中的另一方法。提供了基台，其中基台具有凹部，并且基台包含第一材料。提供了芯片，其中芯片包含第二材料和衬底的一部分。芯片在基台的凹部中被接合至基台。并且在芯片被接合至基台之后从芯片去除衬底的所述一部分。
[0009] 在一些实施方案中，公开了一种在直接带隙芯片接合至硅光子器件之后加工直接带隙芯片的方法。提供了具有基台和芯片的复合器件。基台具有凹部，并且芯片被接合在凹部中。对复合器件施加掩模以限定芯片的待蚀刻区域。在芯片接合至基台之后蚀刻芯片的待蚀刻区域(从而在芯片被接合在基台的凹部中的情况下蚀刻芯片)。在一些实施方案中，在芯片被接合至基台的情况下在芯片上蚀刻出波导。
[0010] 在一些实施方案中，公开了在直接带隙芯片接合至硅光子器件之后加工直接带隙芯片的另一方法。利用目标将第一掩模对准以在基台上限定蚀刻区域。在基台中蚀刻出由蚀刻区域限定的凹部。芯片被接合在基台的凹部中。利用目标将第二掩模对准以在芯片上限定特征区域。芯片被加工(例如，蚀刻)以在芯片上形成特征。
[0011] 在一些实施方案中，公开了一种具有接触层坝的器件。接触层坝用于产生复合器件。具有接触层的器件包括基台、芯片和接触层，其中芯片被接合在基台的凹部中。接触层包括在接触层的第一侧上的第一凹进；第一凹进包括第一部分和第二部分；第一凹进的第一部分比第一凹进的第二部分宽；第一凹进的第一部分比第一凹进的第二部分更靠近接触层的中心；接触层包括在接触层的第二侧上的第二凹进；第二凹进包括第一部分和第二部分；第二凹进的第一部分比第二凹进的第二部分宽；并且第二凹进的第一部分比第二凹进的第二部分更靠近接触层的中心。
[0012] 在一些实施方案中，公开了一种具有基座的光子器件。光子器件包括基底层、器件层、第一基座和第二基座。公开了一种接触层坝。接触层坝被用于产生复合器件。器件层在基底层之上；器件层包括形成器件层中的开口的多个壁，使得基底层的一部分通过器件层露出并且形成光子器件中的凹部。器件层包括沿光学路径的一部分延伸的波导；波导在所述多个壁中的在凹部的一侧处的第一壁处具有第一端；波导在所述多个壁中的在凹部的另一侧处的第二壁处具有第二端。第一基座从基底层的底部沿着垂直于底部的方向朝器件层延伸；并且第一基座在光学路径下方，并且与第二壁相比更靠近第一壁。第二基座从基底层的底部沿着垂直于底部的方向朝器件层延伸；并且第二基座在光学路径下方，并且与第一壁相比更靠近第二壁。
[0013] 根据下文中提供的详细描述，本公开内容的另外的适用领域将变得明显。应当理解，虽然指出了各种实施方案，但是详细描述和具体
实施例旨在仅用于说明的目的，并且不旨在必然限制本公开内容的范围。
附图说明
[0014] 图1A和图1B是基台的实施方案的简化截面侧视图。
[0015] 图2A和图2B是形成在基台中的开口的实施方案的简化视图。
[0016] 图3A、图3B和图3C是形成在基台的开口中的基座的实施方案的简化视图。
[0017] 图4和图5是位于在基台中形成的凹部的底部上的接触层的实施方案的简化视图。
[0018] 图6A和图6B是芯片接合在基台的凹部中以形成复合器件的实施方案的简化截面侧视图。
[0019] 图7是在芯片的衬底被去除之后的复合器件的实施方案的简化截面侧视图。
[0020] 图8是在芯片上布置接触金属之后的复合器件的实施方案的简化截面侧视图。
[0021] 图9是在复合器件上沉积有第一材料的复合器件的实施方案的简化截面侧视图。
[0022] 图10是在形成在第一材料中的沟槽中具有光致抗蚀剂的复合器件的实施方案的简化截面侧视图。
[0023] 图11是去除过量的第一材料的复合器件的实施方案的简化截面侧视图。
[0024] 图12A是在蚀刻基台与芯片之间的间隙中的第一材料之前将光致抗蚀剂施加至复合器件的实施方案的简化侧视图。
[0025] 图12B是在蚀刻基台与芯片之间的间隙中的第一材料之前掩模
位置的实施方案的简化顶视图。
[0026] 图13是在从基台与芯片之间的间隙中部分地去除第一材料之后的复合器件的实施方案的简化侧视图。
[0027] 图14A是在复合器件上沉积有第二材料的复合器件的实施方案的简化截面侧视图。
[0028] 图14B是去除了过量的第二材料的复合器件的实施方案的简化截面侧视图。
[0029] 图15是在从基台与芯片之间的间隙中部分地去除第二材料之后的复合器件的实施方案的简化截面侧视图。
[0030] 图16是在复合器件上沉积有第三材料的复合器件的实施方案的简化截面侧视图。
[0031] 图17A至图17C是用于形成芯片上的波导的实施方案的层的简化顶视图。
[0032] 图18是形成在芯片中的波导的实施方案的光传播方向简化截面视图。
[0033] 图19是覆盖有第四材料的复合器件的实施方案的简化截面侧视图。
[0034] 图20和图21是用于将电接触部连接至芯片的实施方案的简化视图。
[0035] 图22是用于产生复合器件的工艺的实施方案的
流程图。
[0036] 图23是用于产生复合器件的工艺的实施方案的另一流程图。
[0037] 图24A是用于在芯片接合至基台之后对芯片进行加工的工艺的实施方案的流程图。
[0038] 图24B是用于在芯片接合至基台之后对芯片进行加工的工艺的实施方案的另一流程图。
[0039] 在附图中，类似的组件和/或特征可以具有相同的附图标记。此外，相同类型的各个组件可以通过在附图标记后加短线以及在类似组件之间进行区分的第二标记来区分。如果在
说明书中使用仅第一附图标记，那么无论第二附图标记如何，描述适用于具有相同的第一附图标记的类似组件中的任一组件。
具体实施方式
[0040] 随后的描述仅提供了优选的示例性实施方案，并且不旨在限制本公开内容的范围、适用性或配置。而是，随后的优选的示例性实施方案的描述将为本领域技术人员提供用于实现优选的示例性实施方案的实现性描述。应理解的是，可以在没有脱离如所附
权利要求书中所阐述的精神和范围的情况下在元件的功能和布置方面进行各种改变。
[0041] 实施方案一般性涉及基台接合至芯片以形成复合器件。例如，基台(例如，硅基台)可以接合至不同材料(例如，III-V族)的半导体。虽然利用硅制造器件具有一些优点(例如，成本以及成熟的制造方法)，但是硅不是直接带隙材料。在某些应用中，期望采用直接带隙的材料(例如，用于激光器增益介质)。因此，将由具有直接带隙的半导体材料制造的芯片与硅基台集成。
[0042] 在图1A和图1B中示出了基台的实施方案的简化截面侧视图。在图1A中，示出了基台100。基台100包括基底层104、在基底层104顶部上的下层108、在下层108上面的器件层112、以及在器件层112顶部上的上层116。器件层112由第一半导体材料制成。例如，在一些实施方案中，基底层104为晶体硅衬底；下层108为氧化物层(例如，SiO2)；器件层112由晶体硅制成；上层116为氧化物层(例如，SiO2)。在一些实施方案中，基底层104、下层108和器件层112起始作为绝缘体上硅(SOI)晶片(例如，基底层104为操作部，下层108为BOX(埋置氧化物)层)。在该实施方案中，器件层112已经被加工(例如，在器件层112中已经形成波导、镜、光栅)，上层116被布置在器件层112顶部上以产生基台100。在一些实施方案中，器件层112包括波导的芯，下层108和上层116用作波导的覆盖材料(与下层108和上层116相比，器件层
112具有较高的折射率)。
[0043] 在图1B中，在基台100的上层116顶部上添加有光致抗蚀剂层120。光致抗蚀剂层120部分地覆盖上层116，使上层116的一块区域露出。在一些实施方案中，上层116的通过光致抗蚀剂层120露出的区域是矩形的，然而可以使用其他形状。
[0044] 接下来参照图2A和图2B，示出了形成在基台100中的开口的实施方案的简化视图。在图2A中，示出了基台100的简化侧视图。基台100已经被蚀刻以形成开口。开口形成第一壁
204-1，其中第一壁204-1从基底层108竖直延伸至上层116。开口形成第二壁204-2，其中第二壁204-2从基底层108竖直延伸至上层116。在一些实施方案中，基底层104还被蚀刻至深度d。在一些实施方案中，d的范围为10nm至150nm(例如，70nm、80nm、90nm或100nm)。在一些实施方案中，深度d是用于确保蚀刻穿过下层108的过蚀刻。在一些实施方案中，开口通过干法蚀刻来形成。
[0045] 在图2B中，示出了第一衬底的实施方案的简化顶视图。图2B不是应该看到的真实顶视图，而是示出了可能以其他方式隐藏的层，以更好地示出该实施方案。图2B中的顶视图示出了器件层112和器件层112中的波导208。在一些实施方案中，在基台100被蚀刻之前，波导208是连续的(即，图3B中从左延伸至右)。但是蚀刻基台100以形成开口去除了波导的一段(即，由于器件层112的一部分被蚀刻)。波导208的光学路径210被示出为从左至右穿过基台100，包括穿过其中波导的一段已经被去除的开口。在一些实施方案中，波导208在蚀刻开口之前是不连续的。开口露出基底层104的矩形部分。波导208沿着光学路径210在第一壁204-1处终止。波导沿着光学路径210在第二壁204-2处终止。第一壁204-1相对波导208成一定
角度(光学路径210与垂直于第一壁204-1的向量之间的角度)以减少沿光学路径210的反射。目标(target)212用于使用于加工基台100的一个或更多个掩模对准。目标212为符号或可识别特征。
[0046] 在图3A、图3B和图3C中，示出了形成在基台100的开口中的基座的实施方案的简化视图。在图3A中，基台100的简化侧视图示出了在基台100被进一步蚀刻以在基底层104中形成基座304之后的基台100，基座304相对于基底层104中的底部高度为h，其中该底部是开口的被蚀刻得最低的部分。在一些实施方案中，h在200nm至800nm之间(例如，400nm、420nm、430nm、450nm、500nm或520nm)。因此，基座304从基底层104沿垂直于基底层104的方向朝向器件层112延伸。第一基座304-1位于相邻于第一壁204-1。第二基座304-2位于相邻于第二壁204-2。
[0047] 在图3B中，示出了取自器件层112的基台的实施方案的简化顶视图。图3B不是应该看到的真实顶视图，而是示出了可能以其他方式被隐藏的层，以更好地示出该实施方案。在器件层112中的为波导208。基座304被示出为在开口中。在本公开内容中，将由开口和/或在基台100中形成基座而产生的空体积称为凹部。第一壁204-1和第二壁204-2形成凹部的两侧。第三壁204-3和第四壁204-4形成了凹部的另外两侧。在本实施方案中，存在六个基座304：第一基座304-1、第二基座304-2、第三基座304-3、第四基座304-4、第五基座304-5和第六基座304-6。
[0048] 在一些实施方案中，第一基座304-1位于相邻于第一壁204-1，与波导208一致(在一条线上)，以防止接合材料干扰波导208。类似地，在一些实施方案中，第二基座304-2位于相邻于第二壁204-2以防止接合材料干扰波导208。在一些实施方案中，在基底层104中第一基座304-1与第一壁204-1之间没有空间。类似地，在一些实施方案中，在基底层104中第二基座304-2与第二壁204-2之间没有空间。
[0049] 第三基座304-3和第四基座304-4位于靠近第三壁204-3。第五基座304-5和第六基座304-6位于靠近第四壁204-4。在一些实施方案中，在基底层104中第三基座304-3与第三壁204-3之间存在空间。类似地，不靠近波导208的其他基座304也与壁304间隔一定距离。在一些实施方案中，基座304不位于光学路径210下方，包括第一基座304-1和第二基座304-2在内。在凹部中待布置具有增益介质的芯片。如果基座304位于光学路径210之下，那么在光学路径之下与芯片的电接触可能减少，因此改变了
电流流过芯片207的方式并且劣化了增益介质的性能。虽然在图3B中的实施方案中的光学路径210是直线，但是可以使用其他路径几何形状(例如，包括弯曲)(例如，以增加通过增益介质的路径长度)。
[0050] 在图3C中，示出了器件层112的多个壁320和基底层104的多个壁324。示出了器件层112的多个壁320中的第一壁320-1和器件层112的多个壁320中的第二壁320-2。示出了基底层104的多个壁324中的第一壁324-1和基底层104的多个壁324中的第二壁324-2。基底层104的第一壁324-1与器件层112的第一壁320-1共面，这是因为基底层104的第一壁324-1与器件层112的第一壁320-1两者都是开口的第一壁204-1的一部分。同样地，基底层104的第二壁324-2与器件层112的第二壁320-2共面，这是因为基底层104的第二壁324-2与器件层
112的第二壁320-2两者都是开口的第二壁204-2的一部分。
[0051] 第一基座304-1与基底层104的第一壁324-1相连(即，非独立的)。并且第二基座304-2与基底层104的第二壁324-2相连。在一些实施方案中，第一基座304-1与基底层104的第一壁324-1相连以有助于防止接合材料侵入芯片的有源区与器件层112之间的光学路径。
类似地,在一些实施方案中，第二基座304-2与基底层104的第二壁324-2相连以有助于防止接合材料侵入芯片的有源区与器件层112之间的光学路径。
[0052] 在图4和图5中，示出了位于在基台100中形成的凹部的底部上的接触层404的实施方案的简化视图。在一些实施方案中，接触层404是在凸块下金属化(under-bump metallization，UBM)中使用的金属。在一些实施方案中，接触层404包括诸如
钛和/或铬的粘
合金属以及诸如铂和/或镍的阻挡金属。在一些实施方案中，接触层404包含用作硅基器件中的阻挡层的钨和/或其他难熔金属。图4是基台100的截面的简化侧视图。图4示出了位于凹部408的底部上在第一基座304-1与第二基座304-2之间的接触层404。
[0053] 图5示出了取自器件层112的基台100的简化顶视图。接触层404位于凹部408的底部的顶部上(覆盖基底层104的一部分)。接触层404包括第一凹进(indentation)504-1和第二凹进504-2。第一凹进在凹部408的一侧上(最靠近第三壁204-3)。第二凹进在凹部408的另一侧上(最靠近第四壁204-4)。第一凹进504-1包括第一部分508和第二部分512。第一部分508为矩形形状并且与第二部分512相连。第二部分512为矩形形状。但是在其他实施方案中，使用了其他形状。例如，第一部分508可以三角形，其一条边朝接触层404的中心且其
顶点朝向凹部408的壁204。
[0054] 第一部分508比第二部分512更靠近接触层404的中心。第一部分508比第二部分512宽。在一些实施方案中，凹进504用于在UBM接合期间帮助控制钎料流动。当钎料被加热时，钎料在接触层404上比在基底层104上更自由地流动。因此，凹进504用作在接合期间保持钎料返回的坝，以使得钎料更均匀地分布在接触层404上以及在光学路径210之下。
[0055] 类似于第一凹进504-1，第二凹进504-2也具有第一部分和第二部分。第二凹进504-2的第一部分比第二凹进504-2的第二部分更宽，并且更靠近接触层404的中心。在一些实施方案中，凹进504在靠近接触层404的中心处较宽，以使得接触层404在凹部408的壁204附近具有更大的表面积。在一些实施方案中，通过沿第三壁204-3和第四壁204-4布置的欧姆接触部来形成与接触层404的电接触部。使接触层404在第三壁204-3和第四壁204-4附近具有增加的表面积可以有助于增加流过电接触部的电流。
[0056] 在一些实施方案中，凹进504位于基座之间。凹进还可以用于围绕基座(例如，在凹进的第一部分内的基座)。接触层404还可以具有形成在基座的两侧或三侧周围的凹入部(reentrant)516。例如，凹入部516被示出为围绕第二基座304-2的三侧。
[0057] 图5还示出了围绕第三基座304-3的三侧以及部分第四侧的接触层404。因此，在一些实施方案中，接合材料围绕第三基座304-3的三侧和部分第四侧流动。在一些实施方案中，使接合材料至少部分地围绕第三基底304-3的第四侧流动可以帮助增强基台100与芯片之间的接合，和/或提供供接合材料流动的更大的表面积以帮助减小接合材料的竖直流动(即，流出凹部)。在一些实施方案中，接触层404围绕基座304的四侧。例如，图5示出了围绕第四基座304-4的四侧的接触层404。
[0058] 接下来参照图6A和图6B，示出了芯片接合在基台100的凹部408中以形成复合器件的实施方案的简化截面侧视图。图6A和图6B与图4类似，不同之处在于增加了芯片604和接合材料。芯片604包含第二材料(例如，金属和/或半导体材料)。在一些实施方案中，芯片604由III-V族材料(例如，InP、GaN、GaP、GaAsP、AlGaP或AlGaInP)和/或其他直接带隙材料制成。在一些实施方案中，III-V族材料包括化合物或合金。化合物的实例包括GaAs和InP。合金的实例为InxGa1-xAsyP1-y，其中III族材料与V族材料之间存在化学计量关系，但是在族内的物质之间不必是固定的关系(例如，带隙和晶格常数可以改变以形成期望的多
量子阱)。图6A示出了芯片604，其具有衬底614的一部分、有源区608和蚀刻停止部612。在一些实施方案中，有源区608是用作激光器增益介质的一系列量子阱。在一些实施方案中，芯片604由InP制成，并且蚀刻停止部由诸如除了InP之外的III-V族二元、三元或四元组合物(例如，AlGaP、GaN)的一些其他材料制成。在一些实施方案中，蚀刻停止部的厚度小于或
[0059] 利用基座304使芯片604的竖直位置与基台100对准。在图6A中，芯片604放置在第一基座304-1和第二基座304-2(以及如图5中所示的第三基座304-3、第四基座304-4、第五基座304-5和第六基座304-6)上。芯片604具有底表面616和顶表面620。有源区608生长在芯片604的衬底614的至少一部分上。在顶表面620上是芯片接触部624。芯片接触部624是金属层。在一些实施方案中，芯片接触部624由与基台100上的接触层404类似的材料制成。例如,在一些实施方案中，芯片接触部624是在凸块下金属化(UBM)中使用的金属。在一些实施方案中，芯片接触部624包括诸如钛和/或铬的粘合金属以及诸如铂和/或镍的阻挡金属。芯片604被翻转为“倒置”，并且位于基台100的凹部408中，使得芯片604的顶表面620上的芯片接触部624被接合至在凹部408的底部处的接触层404。因此，芯片604被接合至基台100的基底层104(例如，SOI晶片的操作部)。在图6A中，芯片接触部624位于芯片604的顶表面上使得芯片接触部624未与基座304的顶表面接触，因此芯片604的顶表面620被直接放置在基座304上。
[0060] 芯片604的底表面616从凹部408延伸高出基台100。蚀刻停止部612位于基台100的凹部408内。
[0061] 使用接合材料628将芯片604接合至基台100。在一些实施方案中，接合材料628是金属。在一些实施方案中，接合材料628为InxPdy，例如，In0.7Pd0.3，其为对于高至非常高的
温度稳定的合金。In0.7Pd0.3与硅和/或III-V族材料两者形成欧姆接触，对于硅和/或III-V族材料，任一侧处的掺杂类型均可以是p型或n型。因此，在本发明的一些实施方案中，接合材料628提供了
中间层的两侧上的材料之间的欧姆接触、粘附性、包括透明性(即，低的光损耗)的光学品质、应
力调节和其他益处。其他合适的合金包括：锗钯、金/锗、Au/Sn、Al/Mg、Au/Si、钯、铟/
锡/
银的合金；含有Bi、Sn、Zn、Pb或In的金属合金；其组合等。在一些实施方案中，接合材料628具有共晶点或包晶点，并且允许小于540℃(例如，在350℃至500℃的范围内)的接合工艺温度。
[0062] 图6B示出了将芯片604接合至基台100的另一实施方案。图6B与图6A类似，不同之处在于芯片接触部624位于芯片604上使得芯片接触部624放置在基座304上。在图3A和图3B两者中，基座304用于使芯片604的有源区608对准器件层112，这是因为基座304与器件层112之间的高度差是已知的；芯片604的顶表面620与有源区608之间的高度差是已知的，并且在图6B中的实施方案中，芯片接触部624的厚度是已知的。
[0063] 图7是在芯片的衬底614被去除之后的复合器件的实施方案的简化截面侧视图。在一些实施方案中，对复合器件施加掩模并且进行蚀刻。在一些实施方案中，目标212被用来对准用于蚀刻基台100以形成凹部408和/或基座304的掩模，该目标212还被用来对准用于蚀刻芯片以去除芯片的衬底614的掩模。在一些实施方案中，在芯片604的衬底614被去除之后，芯片604未从凹部408延伸高出基台100。在芯片604的一侧与第一壁204-1之间形成第一间隙708-1。在芯片604的另一侧与第二壁204-2之间形成第二间隙708-2。
[0064] 图8是在芯片604上布置接触金属804之后的复合器件的实施方案的简化截面侧视图。接触金属804以在光学路径210之上且平行于光学路径210的条带的形式位于芯片表面808上。接触金属804用于将电流和/或
电压施加至芯片604的有源区608。例如，在一些实施方案中，如果芯片604的有源区608被用于调制器，那么施加反向
偏压，并且理想地没有电流流动；但是如果芯片604的有源区608被用于增益介质，那么施加电流。在一些实施方案中，掩模用于将接触金属804布置在芯片表面808上。在一些实施方案中，目标212被用来对准用于将接触金属804布置在芯片表面808上的掩模。
[0065] 图9是在复合器件上设置有第一材料904的复合器件的实施方案的简化截面侧视图。在一些实施方案中，第一材料904是SiO2。第一材料904填充间隙708。由于第一材料904填充间隙708，因此在第一材料904中形成沟槽908。
[0066] 图10是在形成在第一材料中的沟槽中具有光致抗蚀剂1004的复合器件的实施方案的简化截面侧视图。光致抗蚀剂1004覆盖间隙708。在一些实施方案中，利用目标212对准用于确定光致抗蚀剂1004的位置的掩模。
[0067] 图11是去除了过量的第一材料的复合器件的实施方案的简化截面侧视图。在一些实施方案中，第一材料904被蚀刻和/或
抛光成不延伸高出基台100。在一些实施方案中，在上层116中或在上层116上的蚀刻停止部用于使蚀刻在上层116处停止。在一些实施方案中，使用干法蚀刻来去除过量的第一材料904，并且使用化学机械平坦化(CMP)抛光来对复合器件进行抛光。在一些实施方案中，在已去除了过量的第一材料之后，复合器件的顶表面基本上平坦。
[0068] 图12A是在蚀刻基台100与芯片604之间的间隙708中的第一材料之前将光致抗蚀剂1204施加至复合器件的实施方案的简化侧视图。光致抗蚀剂1204被施加在上层116顶部上和芯片604的上方。
[0069] 图12B是在蚀刻基台100与芯片之间的间隙中的第一材料之前掩模位置的实施方案的简化顶视图。图12B不是应该看到的真实顶视图，而是示出了复合器件的层，以更好地示出该实施方案。图12B示出了上层116的顶表面和凹部408中的芯片604。接触金属804以在光学路径210之上且平行于光学路径210的条带的形式在芯片表面808上。还示出了第一窗1250。第一窗1250示出了待蚀刻的的简化区域。在该实施方案中，第一窗1250不对接触金属
804开放，而是在接触金属804的两侧上以及在第一间隙708-1和第二间隙708-2的上方是开放的。在该实施方案中，在接触金属804的两侧上开放的第一窗1250与波导208一样宽。
[0070] 图13是在从基台100与芯片之间的间隙708中部分地去除第一材料904之后的复合器件的实施方案的简化侧视图。第一间隙708-1中的第一材料904被保留至下层108的高度，并且从紧邻器件层112和上层116处去除第一间隙708-1中的第一材料904。在一些实施方案中，基台100还被部分地蚀刻成穿过上层116、以及器件层112的一部分(例如，蚀刻部分1304)。在一些实施方案中，器件层112被部分地蚀刻以确保去除器件层112与芯片604之间的SiO2和/或确保去除待建立的光桥1504(在图15中)处的SiO2。在一些实施方案中，这有助于建立光桥1504。
[0071] 图14A是在复合器件上沉积有第二材料1404的复合器件的实施方案的简化截面侧视图。在一些实施方案中，第二材料1404是非晶硅(a-Si)。在一些实施方案中，第二材料1404具有与第一材料904相比较高的折射率。在一些实施方案中，使用诸如氮化硅、锗、硅-锗、III-V族材料等的其他高折射率材料。在一些实施方案中，第二材料1404通过包括PECVD、CVD、溅射、SACVD、其组合等的一种或更多种方法来沉积。第二材料填充间隙708的不存在第一材料904的地方。
[0072] 图14B是去除了过量的第二材料1404的复合器件的实施方案的简化截面侧视图。在一些实施方案中，通过CMP抛光来去除过量的第二材料。在一些实施方案中，a-Si被加热以产生多晶硅。在一些实施方案中，过量的第二材料1404是在基台100之上(例如，在上层
116之上)的材料。
[0073] 图15是在从基台100与芯片604之间的间隙708部分地去除第二材料1404之后的复合器件的实施方案的简化截面侧视图。从上层116与芯片604之间的空间去除第二材料1404，但是不去除器件层112与芯片604之间的间隙708中的第二材料1404。第二材料形成了器件层112与芯片604之间的光桥1504，光桥具有与器件层112和/或芯片604的折射率匹配的折射率。在一些实施方案中，光桥1504包括脊形波导。在一些实施方案中，间隙708小于5微米、10微米、15微米和/或20微米。
[0074] 图16是在复合器件上沉积有第三材料1604的复合器件的实施方案的简化截面侧视图。在一些实施方案中，第三材料1604是SiO2。第三材料1604覆盖光桥1504和芯片604。
[0075] 图17A至图17C是用于形成芯片604上的波导和光桥1504的实施方案的层的简化顶视图。图17A至图17C不是应该看到的真实顶视图，而是示出了复合器件的层，以更清楚地示出该实施方案。图17A示出了器件层112中的波导208。芯片604在凹部408中。图17B是图17A的近视图。接触金属804在芯片表面808顶部上。第二窗具有两个通道：在接触金属804的两侧的第一通道1704-1和第二通道1704-2。第一通道1704-1和第二通道1704-2均具有第一宽度W1，并且与接触金属804分离开第一间隔S1。第一通道1704-1和第二通道1704-2跨芯片604并且在第一间隙708-1和第二间隙708-2上方纵向延伸。在第一通道1704-1和第二通道1704-2之下的表面被蚀刻至第一深度D1。
[0076] 在图17C中，第三窗具有两个通道：在接触金属804的两侧的第三通道1708-1和第四通道1708-2。第三通道1708-1和第四通道1708-2均具有第二宽度W2并且与接触金属804分离开第二间隔S2。第三通道1708-1和第四通道1708-2跨芯片604并且在第一间隙708-1和第二间隙708-2上方纵向延伸。在第三通道1708-1和第四通道1708-2之下的表面被蚀刻至第二深度D2。
[0077] 图18是在执行第二窗和第三窗之下的蚀刻之后形成在芯片604中的波导1800的实施方案的光传播方向简化截面视图。波导1800包括第一层1804、第二层1808和第三层1812。光至少部分地被限制在第二层1808和第三层1812内。第二层1808包括有源区608。接触金属
804在第三层1812上。第三层1812具有第三宽度W3，在一些实施方案中，第三宽度W3比接触金属804宽。第二层1808的一侧在第三层1812的第三宽度W3之
外延伸第四宽度W4。第四宽度W4等于第二宽度W2减去第一宽度W1(即，W4＝W2-W1)。第二层1808具有第五宽度W5，其等于W5＝W3+2*W4。第三层1812具有等于第二深度D2的高度。第二层1808具有等于第一深度D1的高度。在一些实施方案中，在蚀刻第一深度D1之前执行蚀刻第二深度D2。在一些实施方案中，D1＝
0.55μm，D2＝0.95μm，W3＝2μm，以及W4＝1μm。
[0078] 接下来参照图19，示出了覆盖有第四材料1904的复合器件的实施方案的简化截面侧视图。在一些实施方案中，第四材料1904将芯片604密封在基台100的凹部408中。在一些实施方案中，第四材料1904为SiO2。在一些实施方案中，第四材料1904被平滑成平坦的或相对平坦的表面。在一些实施方案中，上层116之上的第四材料被去除并且复合器件被抛光，使得第四材料1904未延伸高出基台100的凹部408。
[0079] 图20和图21是用于将电接触部连接至芯片604的实施方案的简化视图。在图20中，第四材料1904的一部分被去除，并且第一引线2004被连接至芯片604上的接触金属804。图20还示出了在与下层108相反的侧上被蚀刻以在基底层104中形成的第二开口的基台100。
第二开口的底608形成在基底层104与下层108之间的界面处或靠近基底层104与下层108之间的界面。在一些实施方案中，第二开口用于增加
热阻抗。在一些实施方案中，基台100包括基于温度改变反射率的光栅(例如，二元超光栅)。热源被附接至光栅。在一些实施方案中，基底层108用作基台100的
散热器。第二开口增加了热阻，因此降低了热源对复合器件的其他元件和/或对增加光栅温度所需的多少电流的影响。在另一实例中，在接合期间，接合材料628为钎料并且在接合期间被加热。第二开口降低了在芯片接合至基台100期间对作为基台100的一部分的其他元件的加热和/或对基底层104的其他部分的热传递。
[0080] 在图21中，示出了具有第五通道2054和第六通道2056的蚀刻窗。凹部408中的在第五通道2054和第六通道2056之下的材料被去除以用于制成与芯片接触部624(与芯片表面808相反的)的欧姆接触部。电流从第一引线2004流经接触金属804、流经有源区608、流经芯片接触部624，然后流至欧姆接触部。在一些实施方案中，施加诸如反向偏压的电压，而非施加电流。
[0081] 接下来参照图22，示出了用于产生复合器件的第一工艺2200的实施方案的流程图。第一工艺2200开始于步骤2204，在步骤2204中，在基台100中蚀刻出凹部。例如，如在图2A和/或图3A的讨论中所述的凹部408。在一些实施方案中，使用第一掩模来限定凹部的蚀刻区域，并且利用目标212使第一掩模对准。在步骤2208中，将芯片接合在基台100的凹部
408中。例如，如图6A和图6B的讨论中所述。将基台100与芯片接合形成复合器件。在一些实施方案中，如图6A和图7的讨论中所述去除芯片的一部分。
[0082] 在步骤2212中，将接触金属804施加至芯片。在一些实施方案中，在芯片的一部分被去除之后将接触金属804施加至芯片(例如，如图7和图8的讨论中所述)。间隙708使芯片的侧部与凹部408的壁204隔开。在步骤2216中，用第一材料904填充基台100与芯片之间的间隙708(例如，如在图9的讨论中所述通过覆盖复合器件)。在一些实施方案中，去除第一材料904的过量部分(例如，如图10和图11的讨论中所述)。在步骤2220中，从间隙部分地去除第一材料(例如，如图12A、图12B和图13的讨论中所述)。在一些实施方案中，在第一材料被部分地去除之前，施加限定在间隙上方的蚀刻区域的第二掩模，并且利用目标212使第二掩模对准。通过蚀刻部分地去除第一材料。然后，在步骤2224中，用第二材料填充间隙(例如，如图14A和图14B的讨论中所述通过采用第二材料覆盖复合器件)。在步骤2228中，从间隙708部分地去除第二材料1404(例如，如图15的讨论中所述)。在一些实施方案中，第二材料在基台100与芯片604之间形成作为光学连接体的光桥1504。在步骤2230中，用第三材料覆盖芯片604和光桥1504(例如，如图16的讨论中所述)。在一些实施方案中，第三材料为SiO2。
[0083] 在步骤2232中，对芯片的一个或更多个部分进行蚀刻。例如，如图17A至图17C和图18的讨论中所述的在芯片604上形成波导。虽然在该实施方案中使用蚀刻来形成特征，但是可以形成诸如芯片上的电接触部的其他特征。可以在芯片604和/或基台100上形成的特征的实例包括电流限制结构(例如，沟槽和/或
离子注入区)、电接触部、波导、
反射器、镜、光栅和分束器。例如，可以跨芯片604中和/或基台100中的光波导的路径形成沟槽。沟槽可以用作激光器的腔的耦合镜。通过
图案化、蚀刻、沉积、离子注入等加工芯片604和/或基台100来制造特征。在一些实施方案中，芯片604被加工成在芯片604上形成与基台100上的一个或更多个特征对准的一个或更多个特征(例如，通过利用基台100上的目标而对准的掩模来限定和/或图案化芯片604上一个或更多个特征)。
[0084] 在一些实施方案中，使用第三掩模来限定从芯片去除的区域以形成芯片上的特征。利用目标212使第三掩模对准。在一些实施方案中，类似的特征被制造和/或施加至光桥1504。例如，在光桥1504中制成波导，同时在芯片上制成波导。在一些实施方案中，使用第四掩模来限定形成特征的第二蚀刻区域。例如，使用第三掩模来产生如图17B中所述的开放的窗(第一通道1704-1和第二通道1704-2)。并且使用第四掩模来产生另一开放的窗，如图17C中所述(第三通道1708-1和第四通道1708-2)。在一些实施方案中，利用目标212使第三掩模和/或第四掩模对准。
[0085] 在步骤2236中，对芯片进行密封(例如，如图19的讨论中所述，使用第四材料1904以覆盖芯片604)。在一些实施方案中，还添加有欧姆接触部(例如，如图20和图21中所述)。
[0086] 在一些实施方案中，利用目标212来加工基台100和芯片两者。在一些实施方案中，目标212在基台100上或为基台100的一部分。例如，目标212(即，同一目标)被用来对准用于步骤2204、步骤2212、步骤2220、步骤2228和/或步骤2232的掩模。在一些实施方案中，在芯片接合至基台100之后使用用于加工芯片的目标212实现更严格的加工公差和/或简化在接合之前或在接合期间必须使芯片上的特征(例如，波导)与基台100上的特征(例如，波导)对准。
[0087] 接下来参照图23，示出了用于产生复合器件的第二工艺2300的实施方案的流程图。用于产生复合器件的第二工艺2300开始于步骤2304，在步骤2304中，提供具有凹部的基台。例如，提供图3A中的基台100。图3A中的基台100具有基底层104和器件层112，其中器件层包括在器件层122中形成开口的多个壁204，使得基底层104的一部分通过器件层露出，如图2B和图3B中所示。
[0088] 在步骤2308中，提供芯片。图6A中的芯片604为在步骤2308中提供的芯片的实例。在图6A中，芯片604具有有源区608和衬底614(从底部表面616延伸至蚀刻停止部612的区域)。
[0089] 在步骤2312中，在基台100的凹部408中将芯片604接合至基台100。在一些实施方案中，芯片604接合至基台100，使得芯片604的有源区608与基台100的器件层112对准(即，使得器件层112和有源层608共享共同的
水平轴和/或使得在器件层112和有源层608中的光学模式存在交叠；在一些实施方案中，使器件层112和有源层608中的光学模式的交叠最大化)。在一些实施方案中，利用基座304使芯片604的有源区608与器件层112对准。
[0090] 在一些实施方案中，芯片延伸穿过器件层中的开口，并且芯片604的衬底614延伸高出基台100(即，超出凹部408)。在步骤2316中，在芯片接合至第一半导体的情况下去除芯片的至少一部分，(例如，如图6A、图6B和图7的讨论中所述)。在一些实施方案中，去除芯片的所述至少一部分使得芯片未延伸高出基台100。在一些实施方案中，通过将芯片蚀刻至芯片中的蚀刻停止部(例如，图6A中的蚀刻停止部612)来去除芯片的所述至少一部分。
[0091] 接下来参照图24A，示出了用于在芯片接合至基台之后对芯片进行加工的第三工艺2400的实施方案的流程图。第三工艺2400通过提供复合器件开始于步骤2404。复合器件包括具有凹部的基台和接合在基台的凹部中的芯片(例如，图7、图9或图16中接合至芯片604的基台100)。
[0092] 在步骤2408中，将掩模施加至复合器件以限定芯片的待蚀刻区域。例如，掩模可以包括如图17B中的第一通道1704-1和第二通道1704-2的开放的窗。在一些实施方案中，使用之前用于使掩模对准基台的目标212来使步骤2408中的掩模对准。
[0093] 在步骤2412中，在芯片被接合至基台之后，基于通过步骤2408中的掩模露出的区域，对芯片进行蚀刻。在一些实施方案中，步骤2412中的蚀刻用于形成波导，例如图18中的波导。在一些实施方案中，当芯片被蚀刻时，还蚀刻光桥1504，使得也形成光桥1504中的波导。在一些实施方案中，使用第二掩模来限定另一蚀刻区域(例如，图17C中的第三通道1708-1和第四通道1708-2)。在一些实施方案中，还在基台100中制成其他特征。例如，在芯片接合至基台100之前和/或之后，在基台100中形成波导和光栅，例如二元
叠加光栅(binary super-imposed gratings，BSG)。BSG被用作硅中的镜以形成具有作为III-V族材料的增益介质的激光器的腔。在一些实施方案中，在芯片中形成(例如，通过
光刻法)的波导被形成为与基台100中的波导对准。在一些实施方案中，使用CMOS制造设施和/或CMOS制造技术来在芯片604和/或基台100上蚀刻和/或加工特征(例如，波导、镜、和/或凹部)。在芯片被接合至基台100之后对芯片604进行加工(例如，蚀刻)使得芯片604“自对准”至基台100。
在一些实施方案中，使芯片604自对准是有用的。例如，如果在接合之前在芯片604上形成波导，那么芯片604将必须与基台对准，有时使用非常窄的对准公差。通过在芯片604接合至基台之后对芯片604进行加工(例如，蚀刻)使得使用光刻技术来将芯片604的特征与基台100中的特征对准，这可以非常精确。特别地，如果许多芯片(例如，多于50个芯片、100个芯片、
500个芯片、1000个芯片或3000个芯片)被接合至单个基台，那么对准多个芯片可能是耗时的并且是昂贵的，而且精确度较低。但是通过在芯片604被接合至基台100之后立刻对多个芯片进行加工(使用光刻技术)可以
加速生产和/或提供芯片604与基台100更好的对准。
[0094] 接下来参照图24B，示出了用于在芯片接合至基台100之后对芯片进行加工的第四工艺2400的实施方案的流程图。第四工艺2400开始于步骤2454，通过利用目标将第一掩模对准以限定基台上的蚀刻区域。在步骤2456处，对基台上的蚀刻区域进行蚀刻，在基台中形成凹部(例如，如图2A和图2B中所示在基台100中形成凹部408)。在步骤2458处。将芯片接合在基台的凹部408中(例如，图7中的芯片604)。
[0095] 在步骤2462中，利用目标使第二掩模对准以限定特征区域，其中特征区域在芯片上。然后在步骤2466处，对芯片进行加工以在芯片上形成特征。加工的实例包括添加材料和/或去除材料(例如，蚀刻)。在一些实施方案中，特征是波导。在一些实施方案中，特征是位于芯片上的接触金属。
[0096] 特定实施方案的具体细节可以在没有脱离本发明的实施方案的精神和范围的情况下以任意合适的方式组合。然而，本发明的其他实施方案可以涉及与每个单独方面或者这些单独方面的特定组合有关的具体实施方案。
[0097] 为了说明和描述的目的，已经呈现了本发明的示例性实施方案的以上描述。其无意于是穷尽的或将本发明限于所描述的明确形式，并且根据上述教导，许多
修改和变型是可能的。例如，在以上实施方案中，基台100包括四个层：基底层104、下层108、器件层112和上层116。另外，在在基台100中蚀刻出开口以形成凹部408之前，器件层112被加工并且在器件层112上布置有上层116。但是在一些实施方案中，在基台100被蚀刻以形成凹部408之前，器件层112未被加工和/或不存在上层116。在一些实施方案中，在芯片604被接合至基台100之后加工芯片604和器件层112(例如，在芯片604和器件层112中蚀刻出波导)(例如，同时或者顺次地)。
[0098] 此外，如上所述的类似技术可以用于使芯片相对基台110对准以便于使电接触部(例如，用于高速III-V族电路元件)对准和/或跨基台100和芯片604两者形成平坦顶表面。此外，可以制成功能跨两种或更多种材料分裂的其他器件。在一些实施方案中，芯片包括用于检测器或调制器的有源区。例如，可以在基台100(例如，由硅制成)中制造Mach-Zehnder干涉仪结构，并且由III-V族材料制成的一个或更多个芯片604可以用于调制干涉仪中的
相位变化。在一些实施方案中，芯片604包括与基台100的第一材料不同的第二材料，并且第二材料不是外延半导体材料。例如，在一些实施方案中，在芯片604的有源区(例如，用于法拉第旋转器的有源区的材料)中使用石榴石和/或其他材料(例如，其他非互易材料)。例如，使用石榴石制成了一个或更多个隔离器和/或循环器(例如，参见于2013年3月15日提交的美国申请No.13/838596，其通过引用并入)。在一些实施方案中，器件(例如，硅基台)包括如下中的至少之一：CMOS器件、BiCMOS器件、NMOS器件、PMOS器件、检测器、CCD、
二极管、加热元件或无源光器件(例如，波导、光栅、分光器、光组合器、
波长复用器、波长去复用器、光偏振旋转器、光学抽头(optical tap)、用于将较小波导耦合至较大波导的
耦合器、用于将矩形硅波导耦合至光纤波导的耦合器、以及多模式干涉仪)。在一些实施方案中，基台100是均质的。在一些实施方案中，基座304通过在产生凹部408的同时蚀刻基台100来形成。在一些实施方案中，基座通过先蚀刻然后沉积(例如，
外延生长)来形成。在一些实施方案中，形成基座的
沉积物为介电质(例如，Si3N4)。在一些实施方案中，形成基座的沉积物为
聚合物。在一些实施方案中，形成基座的沉积物为半导体(例如，硅)。
[0099] 选择并且描述了实施方案以便说明本发明的原理和实践应用，从而使得本领域其他技术人员能够最佳地将本发明用在各个实施方案中以及用于适于所想到的特定用途的各种修改方案。
[0100] 此外，应注意，实施方案可以描述为被示为流程图、工序图、数据流程图、结构图或
框图的方法。虽然流程图可以将操作描述为顺次的过程，但是操作中的许多操作可以并行或同时执行。另外，操作的顺序可以重新布置。当工艺的操作完成时，工艺结束，但是工艺可以具有不包括在附图中的另外的步骤。工艺可以对应于方法、功能、步骤、子例程、子程序等。
[0101] 除非具有明确的相反指示，否则单数形式的表示旨在表示“一个或更多个”。
[0102] 本文所提及的所有专利、专利申请、公开和说明书的全部内容通过引用合并到本文中以用于所有目的。均不被认为是
现有技术。
