技术领域
[0001] 本
发明涉及集成
电路制造和
电子设计自动化领域，具体涉及一种互连线方块电阻提取的方法和装置。
背景技术
[0002] 在集成电路(Integrated Circuit，IC)
制造过程中，金属、
电介质和其他材料被采用如
物理气相沉积、
化学气相沉积在内的各种方法制作在
硅片的表面，以形成分层的金属结构，每一层金属之间又用多个金属填充的通孔相连，使得电路具有很高的复杂性和电路
密度。集成电路性能的一个重要指标是路径延时，即从一个输入到一个输出所需要的时间，集成电路的路径延时包括器件延时以及器件之间的互连线延时。互连线的寄生参数由互连线的材料、几何信息如宽度长度高度等以及互连线间参数如距离、正对长度等决定。随着工艺
节点的减小以及器件数量的增加，互连线的延时在总延时中所占比例越来越大。互连线的延时主要决定于互连线的寄生参数，如电阻、电容、电感等，通常在布线过程后利用寄生参数提取工具对集成电路进行提取。提取互连线寄生电阻时，通常采用集成电路代工厂提供的方块电阻值按照下式计算，
[0003]
[0004] 其中R为互连线寄生电阻，Rs为互连线方块电阻，L为互连线长度，W为互连线宽度。代工厂提供的方块电阻值通常在一定的版图图形中测量得到，认为互连线的厚度均匀。
[0005] 但是，在每一层金属结构的制造中，为了保证金属层表面的平整度，通常使用化学机械
抛光(Chemical Mechanical Polishing，CMP)工艺，借助
抛光液的化学
腐蚀作用以及超微粒子的
研磨作用来平坦化金属和介质层。当集成电路工艺节点降低到90nm以下，尤其到65nm和45nm以下时，CMP过程之后的金属层厚度对底层金属形貌的依赖问题凸显出来，由于底层金属形貌不同而产生的金属层厚度变化可大于30％。同时CMP工艺还带来金属和介质层表面形貌变化的问题，形成金属碟形和介质层侵蚀，这些问题也与集成电路版图中金属互连线宽和线间距有关。因此，CMP过程中的版图不同
位置的互连线具有不同的厚度，互连线的厚度依赖于线宽、线间距等版图信息。而互连线的方块电阻为
电阻率与互连线厚度的比值，因此，CMP过程中的互连线图形依赖性会使得版图不同位置的互连线具有不同的厚度，从而具有不同的方块电阻值，即互连线的方块电阻依赖于线宽、线间距等版图信息。这就意味着如在不同的版图位置采用代工厂提供的单一方块电阻值，就会导致不准确的方块电阻值预测。
发明内容
[0006] 本发明考虑CMP工艺过程中互连线的厚度依赖于线宽、线间距等信息，使提取的互连线方块电阻更准确。
[0007] 为了达到上述目的，本发明提供一种提取互连线方块电阻的方法，包括步骤：
[0008] 设计并制造测试版图，所述测试版图包括若干个区域，所述若干个区域中每个区域的互连线线宽和/或线间距不同；
[0009] 测量所述测试版图每个区域的表面形貌信息和电阻；
[0010] 根据所述表面形貌信息提取所述测试版图每个区域的等效厚度；
[0011] 根据所述电阻值和等效厚度提取所述测试版图每个区域的等效电阻率；
[0012] 提取待提取版图不同区域的互连线厚度，所述待提取版图与测试版图采用相同工艺制造，所述待提取版图不同区域的互连线线宽和/或线间距不同；
[0013] 根据所述待提取版图不同区域的互连线厚度与测试版图相应区域的等效电阻率提取所述待提取版图不同区域的互连线方块电阻。
[0014] 相应地，本发明还提供一种提取互连线方块电阻的装置，包括：
[0015] 版图提供模块，所述版图提供单元包括测试版图提供单元和待提取版图提供单元；所述测试版图提供单元提供包括若干个区域的版图，所述若干个区域的互连线线线宽和/或线间距不同；
[0016] 测量模块，所述测量模块包括形貌测量单元和电阻测量单元，用于对测试版图提供单元提供的测试版图中的若干个区域进行形貌测量和电阻测量；
[0017] 参数提取模块，所述参数提取模块包括等效厚度提取单元、等效电阻率提取单元和互连线厚度提取单元，其中，所述等效厚度提取单元用于根据所述形貌测量单元提供的表面形貌测量结果提取测试版图中每个区域的等效厚度；所述等效电阻率提取单元用于根据所述电阻测量单元的测量结果和等效厚度提取单元提取的等效厚度提取测试版图中每个区域的等效电阻率；所述互连线厚度提取单元用于提取待提取版图中不同区域的互连线厚度；
[0018] 方块电阻提取模块，所述方块电阻提取模块用于根据所述等效电阻率提取单元提取的测试版图中每个区域的等效电阻率和互连线厚度提取单元提取的待提取版图中不同区域的厚度提取待提取版图中不同区域的方块电阻。
[0019] 与
现有技术相比，本发明具有下列优点：
[0020] 本发明的提取互连线方块电阻的方法中，设计并制造包括若干个区域的测试版图，通过测量测试版图每个区域的表面形貌信息和电阻提取测试版图每个区域的等效厚度和等效电阻率，结合模拟工具提取待提取版图不同区域的互连线厚度，提取待提取版图不同区域的互连线方块电阻。本发明的方法考虑了后续的CMP工艺可能带来的互连线厚度差异，对于待提取版图的不同区域获得不同的方块电阻，在提取互连线寄生电阻时能够得到更为准确的电阻值。使用本方法获得的互连线电阻计算出的电路延时更加接近于实际工艺后的情况，使得制造出的芯片性能和设计所期望得到的芯片性能更为一致，避免了由于CMP的厚度差异导致的芯片性能错误估计。
附图说明
[0021] 图1为本发明提取互连线方块电阻方法的
流程图；
[0022] 图2为
实施例中测试版图的一个区域中互连线图形示意图；
[0023] 图3为本发明提取互连线方块电阻的装置示意图。
具体实施方式
[0024] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0025] 其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，所述示意图只是示例，其在此不应限制本发明保护的范围。
[0026] 正如背景技术所述，通常采用集成电路代工厂提供的方块电阻值计算互连线的寄生电阻，认为集成电路版图中的互连线具有一致的厚度，不考虑不同厚度对互连线方块电阻的影响。实际中，当集成电路工艺节点降低到90nm以下，尤其到65nm和45nm以下时，CMP过程之后的金属层厚度对底层金属形貌的依赖问题不可忽略，由于底层金属形貌不同而产生的金属层厚度变化可大于30％，互连线的厚度差异对互连线方块电阻准确性的影响不可忽略。
[0027] 为了改善互连线寄生参数提取工具提取互连线寄生电阻的准确性，本发明提出一种提取互连线方块电阻的方法，该方法的技术方案是设计并制造包括若干个不同互连线线宽和/或线间距区域的测试版图，并测量得到每个区域的电阻值和表面形貌信息，然后根据测得的表面形貌信息提取每个区域等效厚度，再根据每个区域的长宽比、电阻值和等效厚度计算得到测试版图每个区域的等效电阻率；提取待提取版图不同区域的互连线厚度，最后根据待提取版图不同区域的互连线厚度与测试版图相应的互连线信息区域的等效电阻率提取待提取版图不同区域的互连线方块电阻。本发明的方法考虑了后续的CMP工艺可能带来的互连线厚度差异，在待提取版图的不同区域获得不同的方块电阻，在提取互连线寄生电阻时能够得到更为准确的电阻值。
[0028] 本发明的提取互连线方块电阻方法的具体流程见图1，包括步骤：
[0029] 步骤S1，设计并制造测试版图，所述测试版图包括若干个区域，所述若干个区域中每个区域的互连线线宽和/或线间距不同。
[0030] 本发明的方法为了进行电阻测量需要设计并制造测试版图，测试版图的作用是提供不同互连线线宽和/或线间距区域的等效厚度和等效电阻率。在测试版图中包括若干个区域，若干个区域中每个区域的互连线线宽和/或线间距不同，在测试版图的一个区域中设计相同的线宽和线间距。在设计测试版图时应该包括尽可能多的包括不同互连线线宽和/或线间距的区域，以保证互连线方块电阻提取结果的准确性。
[0031] 步骤S2，测量所述测试版图每个区域的表面形貌信息和电阻。
[0032] 设计的包括若干个区域的测试版图经过
半导体制造工艺制造后表面的形貌可能会出现形貌变化，例如金属碟形、介质侵蚀等，需要对测试版图的每个区域进行表面形貌信息和电阻测量。
[0033] 表面形貌信息包括互连线区域的金属碟形量、介质侵蚀量、金属厚度、介质厚度等信息，这些信息可以通过扫描电子
显微镜或
原子力显微镜等常规测试设备测量获得。
[0034] 每个区域的电阻值可以采用常规的电阻测量设备以四点法电阻测量方法获得。
[0035] 步骤S3，根据所述表面形貌信息提取所述测试版图每个区域的等效厚度。
[0036] 测试版图的每个区域的等效厚度的提取方法有多种，可以采用制造工艺中互连线目标厚度减去步骤S2中得到的表面形貌信息中的金属碟形量和介质侵蚀量。
[0037] 步骤S4，根据所述电阻值和等效厚度提取所述测试版图每个区域的等效电阻率。
[0038] 测试版图不同区域的等效电阻率按照下式计算：
[0039]
[0040] 其中，R为步骤S2中测得的电阻，L/W为相应区域的长宽比，Heff为步骤S3中获得的等效厚度。
[0041] 步骤S5，提取待提取版图不同区域的互连线厚度，所述待提取版图与测试版图采用相同工艺制造，所述待提取版图不同区域的互连线线宽和/或线间距不同。
[0042] 该步骤也可以在上述所有步骤前进行。为了准确提取版图的互连线方块电阻，待提取版图与测试版图采用相同的制造工艺进行制造。
[0043] 提取集成电路版图不同区域的互连线厚度方法有多种，具体可以采用如下过程：
[0044] 首先，将待提取版图划分为网格，获取每个网格内互连线的等效线宽和等效间距，其中
[0045] 等效线宽可以采用加权平均的方法计算
[0046]
[0047] 其中Weff为等效线宽，Wi为网格中包含的某一互连线线宽，Ai为线宽为Wi的互连线在网格的互连线面积中所占据的面积比例。
[0048] 等效间距可以采用下式计算如下：
[0049]
[0050] 其中，Seff为等效线间距，ρ为网格中互连线面积占据总面积的比例。
[0051] 其次，根据待提取版图的
化学机械抛光工艺参数及网格内互连线的等效线宽和等效间距获取所述网格的金属碟形量和介质侵蚀量；
[0052] 待提取版图的化学机械抛光工艺参数包括化学机械抛光过程处理时间，互连线金属去除率，介质层去除率等。
[0053] 金属碟形量DM可以采用如下计算式计算：
[0054] DM＝Dss(1-e-t/τ)
[0055] 介质侵蚀量EOX可以采用如下计算式计算：
[0056] EOX＝Y1t+Y2Dss(e-t/τ-1)
[0057] 其中，
[0058]
[0059]
[0060]
[0061]
[0062] dmax＝A×(Weff)α×(Seff)β
[0063] 其中，t为CMP过程处理时间，rM为互连线金属去除率，rox为介质层去除率，dmax为互连线金属最大碟形量，A，α，β为拟合参数。
[0064] 最后，提取网格的互连线厚度，网格的互连线厚度等于沉积厚度减去金属碟形量再减去介质侵蚀量。其中，沉积厚度为集成电路版图制造时互连线的目标设计厚度。
[0065] 上述提取网格互连线厚度的方法考虑了待提取版图中电路图形以及底层金属形貌对金属互连线厚度的影响，同时也考虑了可能出现金属碟形和介质层侵蚀对待提取版图中金属互连线厚度的影响，能够获得更准确的互连线几何参数。
[0066] 步骤S6，根据所述待提取版图不同区域的互连线厚度与测试版图相应区域的等效电阻率提取所述待提取版图不同区域的互连线方块电阻。
[0067] 互连线方块电阻提取按照下面计算公式进行：
[0068]
[0069] 其中Rs为方块电阻，ρeff为步骤S4中得到的等效电阻率，H’为步骤S5中提取的互连线厚度。
[0070] 下面以一个具体测试版图为例，结合附图详细介绍本发明的互连线方块电阻提取过程：
[0071] 首先，设计并制造测试版图，测试版图包括多个互连线线宽和线间距不同的区域，本实施例中的测试版图包括多个采用互连线蛇形设计的正方形区域，参见图2，每个区域的互连线线宽和线间距不同，表1中列出了测试版图的四组线宽和线间距值。
[0072] 表1.测试版图的四组线宽和线间距值
[0073]区域 线宽(μm) 线间距(μm)
1 0.1 0.9
2 0.5 1
3 1 2
4 5 5
[0074] 采用
原子力显微镜或扫描电子显微镜测量每个区域的表面形貌信息，表面形貌信息包括互连线区域的金属碟形量、介质侵蚀量、金属厚度、介质厚度等信息。采用四点法电阻测量方法，在图2中，测试Pad探针P1、P2、P3和P4在四个点测量电阻，逐一测量每个区域的电阻R。表2中列出了不同区域的金属碟形量、介质侵蚀量和电阻值的具体测量结果。
[0075] 表2.测试版图的不同区域的金属蝶形量、介质侵蚀量和电阻值
[0076]
[0077] 下面提取测试版图每个区域的互连线等效厚度Heff和等效电阻率Reff。本实施例中的测试版图中的制造工艺中等效互连线厚度为每个区域互连线目标厚度减去该区域的金属碟形量和介质侵蚀量，目标厚度为134nm。每个区域的等效电阻率Reff为每个区域的测量电阻值R除以长宽比乘以等效厚度Heff，表3中列出了测试版图的不同区域对应的长宽比、互连线等效厚度Heff和等效电阻率ρeff。
[0078] 表3.测试版图的不同区域的互连线等效厚度Heff和等效电阻率ρeff[0079]
[0080] 下面采用自行开发的化学机械抛光(CMP)模拟工具，提取待提取版图不同互连线信息区域的互连线厚度H’，待提取版图与测试版图采用相同工艺制造。参见表4，为CMP模拟工具提取的待提取版图的不同区域互连线厚度值。
[0081] 表4.CMP模拟工具提取的待提取版图不同区域的互连线厚度值
[0082]区域 线宽(μm) 线间距(μm) 互连线厚度(nm)
1 0.1 0.9 126.00
2 0.5 1 140.00
3 1 2 145.00
4 5 5 135.00
[0083] 最后，根据待提取版图不同区域的互连线厚度H’与测试版图相应区域的等效电阻率ρeff提取待提取版图不同区域的互连线方块电阻Rs，有：
[0084]
[0085] 根据表3中的等效电阻率ρeff和表4中的互连线厚度H’计算获得的互连线方块电阻Rs参见表5。
[0086] 表5.待提取版图的不同区域的互连线方块电阻
[0087]
[0088] 应用本方法提取互连线方块电阻时，待提取版图不同区域与测试版图相应区域的互连线线宽和/或线间距可能不同，如果不同时，可以取测试版图的互连线线宽和线间距接近待提取版图互连线线宽和/或线间距的区域的等效电阻率进行互连线方块电阻的提取。
[0089] 采用本发明的方法提取的互连线方块电阻计算出的电路延时更接近实际工艺后的情况，避免了由于CMP工艺可能带来的互连线的厚度差异而导致互连线方块电阻不准确，采用本发明方法提取的互连线方块电阻计算的互连线寄生电阻更准确。
[0090] 相应地，本发明还提供了一种提取互连线方块电阻的系统，包括：
[0091] 版图提供模块10，所述版图提供模块包括测试版图提供单元11和待提取版图提供单元12，其中，所述测试版图提供单元提供包括若干个区域的版图，所述若干个区域的互连线线宽和/或线间距不同。
[0092] 测量模块20，所述测量模块包括形貌测量单元21和电阻测量单元22，用于对测试版图提供单元提供的测试版图中的不同区域进行形貌测量和电阻测量。
[0093] 参数提取模块30，所述参数提取模块包括等效厚度提取单元31、等效电阻率提取单元32和互连线厚度提取单元33，其中，所述等效厚度提取单元31用于根据所述形貌测量单元21提供的表面形貌测量结果提取测试版图中每个区域的等效厚度；所述等效电阻率提取单元32用于根据所述电阻测量单元的测量结果和等效厚度提取单元提取的等效厚度提取测试版图中每个区域的等效电阻率；所述互连线厚度提取单元33用于提取待提取版图中不同区域的互连线厚度；
[0094] 方块电阻提取模块40，所述方块电阻提取模块用于根据所述等效电阻率提取单元32提取的测试版图中每个区域的等效电阻率和互连线厚度提取单元33提取的待提取版图中不同区域的厚度提取待提取版图中不同区域的方块电阻。
[0095] 以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或
修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。
