可简化制程的双镶嵌制程
专利汇可以提供可简化制程的双镶嵌制程专利检索，专利查询，专利分析的服务。并且本 发明 提供一种可简化制程的双镶嵌制程，其在一具有MOS组件的 半导体 基底上依序形成一第一金属层、一蚀刻阻绝层及一介电层，利用微影蚀刻技术在该介电层上形成一介层洞，然后形成一有机层，再利用该有机层在介电层形成一沟渠，通过该介层洞与沟渠形成一双镶嵌结构。本发明可简化制程并得到良好的双镶嵌轮廓，同时不会增加的金属间介电层(IMD)的 介电常数 K值。，下面是可简化制程的双镶嵌制程专利的具体信息内容。
1.一种可简化制程的双镶嵌制程，其特征在于，包括有下列步骤：
提供一具有MOS组件的半导体基底，其上依序形成有一第一金属层、蚀刻阻绝层及 介电层；
在该介电层上形成一图案化第一光阻层，以该图案化第一光阻层为光刻蚀刻该介电 层，以形成一介层洞，而后移除该图案化第一光阻层；
再在该介电层上形成一有机层，并填满该介层洞；
在该有机层上形成一图案化第二光阻层，以定义出该有机层与介电层所要蚀刻的沟 渠尺寸，而该沟渠尺寸大于该介层洞，并以该图案化第二光阻层为光刻，利用该 有机层对该介电层的高选择比，对暴露出的该有机层进行过度蚀刻，直到该有机 层表面低于该介电层面为止；
以该图案化第二光阻为光刻，对该介电层继续进行沟渠蚀刻，直到该介电层面低于 该有机层为止；以及
移除该第二光阻层、剩余的有机层，以得到一双镶嵌构造轮廓。
2.根据权利要求1所述的可简化制程的双镶嵌制程，其特征在于，该介电层的材质为 氟硅玻璃或氧化硅化合物。
3.根据权利要求1所述的可简化制程的双镶嵌制程，其特征在于，该有机层为有机底 抗反射层。
4.根据权利要求1所述的可简化制程的双镶嵌制程，其特征在于，该有机层是以旋涂 方式沉积于该介电层上。
5.根据权利要求1所述的可简化制程的双镶嵌制程，其特征在于，该第二光阻层与该 有机层都以灰化方式移除。
6.根据权利要求1所述的可简化制程的双镶嵌制程，其特征在于，该蚀刻阻绝层为氮 化硅。
7.根据权利要求1所述的可简化制程的双镶嵌制程，其特征在于，该有机层的过度蚀 刻是以干式蚀刻方式。
8.根据权利要求1所述的可简化制程的双镶嵌制程，其特征在于，该介电层为利用物 理气相沉积法或化学气相沉积法制得。
9.根据权利要求1所述的可简化制程的双镶嵌制程，其特征在于，完成双镶嵌构造轮 廓后，还可进行金属导线制程，其包括下列步骤：
移除该蚀刻阻绝层；
对该半导体基底进行洗净；
在该半导体基底上沉积一第二金属层；以及
利用化学机械研磨法对该第二金属层进行平坦化制程，以获得一良好的金属导线。
10.根据权利要求9所述的可简化制程的双镶嵌制程，其特征在于，该第二金属层材质 为铜。
11.根据权利要求9所述的可简化制程的双镶嵌制程，其特征在于，在沉积第二金属层 之前，还可先沉积一金属阻障层。
12.根据权利要求11所述的可简化制程的双镶嵌制程，其特征在于，该金属阻障层材 质为钽或是氮化钽。
技术领域
本发明涉及一种双镶嵌制程，特别涉及一种可以省略传统复杂的介电层/蚀刻阻绝 层/介电层堆栈步骤且降低现有技术的金属间介电层的介电常数较高的情况，并可以获 得良好沟渠轮廓的一种可简化制程的双镶嵌制程。
背景技术
而铜作为导线材料时，却因为铜的卤化物蒸气压不够高，造成不容易以现有蚀刻技 术来进行铜导线图刻的缺点，所以一般都使用双镶嵌制程来同时完成铜的导线与插塞的 制程。
双镶嵌制程的主要技术重点是用于蚀刻填充导体金属用的沟渠的蚀刻技术，在双镶 嵌制程的前段蚀刻制程中，目前存在二种方法制作双镶嵌构造的沟渠，第一种制程方法 如图1所示，其利用氮化硅层(SiN)来作为下介电层38、上介电层42的蚀刻沟渠46 与介层洞44时的第一蚀刻阻绝层(etch stopping layer)40，这种利用氮化硅层作为 第一蚀刻阻绝层40的方法，有金属间介电层(Intermetal dielectric，IMD)的介电 常数(K值)偏高的问题，将相对使介电层电容偏高，导致介电层的干扰(noise)多， 使得介电层的绝缘效果相对变差；另一种制造方法则如图2所示，是在蚀刻沟渠46与 介层洞44时，未使用任何蚀刻阻绝层，但却存在沟渠46轮廓(trench profile)与深 度都很难控制的缺点，使其容易造成制程上的困难度。
发明内容
为了解决上述技术问题，本发明在一具有MOS组件的半导体基底上依序形成有一 第一金属层、一蚀刻阻绝层及一介电层；在介电层上形成一图案化第一光阻层，以图案 化第一光阻层为光刻蚀刻介电层，以形成一介层洞，而后移除图案化第一光阻层；再在 介电层上形成一有机层，并填满该介层洞；在有机材上形成一图案化第二光阻层，以定 义出所要蚀刻的有机层与介电层的沟渠尺寸，所述沟渠尺寸大于介层洞，并以图案化第 二光阻层为光刻，利用有机层对介电层的高选择比，对曝露出的有机层进行过度蚀刻 (over etch)，直到有机层面低于介电层面为止；再以图案化第二光阻为光刻，对介电 层继续进行沟渠蚀刻，直到介电层面低于有机层为止；以及移除第二光阻层、剩余的有 机层，以得到一双镶嵌构造轮廓。
由于采用了上述技术方案，本发明实现了简化制程，其可省略传统复杂繁琐的堆 栈制程，而是利用较简易的旋涂方式来形成一有机层，并利用该有机层对介电层的高选 择比进行过蚀刻，形成一填充于介层洞中的有机层，使进行沟渠蚀刻时，能够保护并维 持沟渠与介层洞衔接处的角度，能获得良好的双镶嵌结构，本发明在制程时效上优越于 现有的堆栈制程，且本发明因未使用蚀刻阻绝层将具有较低的金属间介电层的介电常 数，进而能够提升组件的运作速度与功能；另一方面，本发明较另一不使用蚀刻阻绝层 的传统制程能有效的控制沟渠轮廓与深度，因此可以得到较佳的沟渠微负载(trench micro-loading)效应及底层轮廓(bottom profile)；所以本发明在不增加制程困难 的情况下，大大缩短了铜双镶嵌构造制程所需时间。同时，本发明的结构相对具有较低 介电层电容。
下面结合附图及一个较佳的具体实施例对本发明进行进一步的阐明。
附图说明
图3至图8为本发明的各步骤构造剖视图。
标号说明
10 半导体基底
12 第一金属层
14 蚀刻阻绝层
16 介电层
18 图案化第一光阻层
20 介层洞蚀刻窗
22 介层洞
24 有机层
26 图案化第二光阻层
28 沟渠蚀刻窗
30 沟渠
32 金属导线
34 金属阻障层
36 第二金属层
38 下介电层
40 第一蚀刻阻绝层
42 上介电层
44 介层洞
46 沟渠
具体实施方式
请参阅图3至图8，其为本发明的一较佳实施例的各步骤构造剖视图。
如图3所示，在一已形成有MOS等基础组件的半导体基底10上以化学沉积法沉积 一层铜的第一金属层12，再在该第一金属层12上沉积一层氮化硅的蚀刻阻绝层14，接 着在蚀刻阻绝层上14上利用物理气相沉积法(PVD)或化学气相沉积法(CVD)沉积一介 电层16，而该介电层16的材质可以为氧化硅化合物或氟化硅玻璃(FSG)。在介电层16 上涂布一光阻层，该光阻层经过显影技术形成一图案化第一光阻层18，图案化第一光阻 层18上已形成有介层洞蚀刻窗20，利用介层洞蚀刻窗20来定义出所要蚀刻的介层洞 22尺寸。
接着，以图案化第一光阻层18为光刻对介电层16进行蚀刻，形成一介层洞22，随 后将图案化第一光阻层18移除，形成如图4所示的结构。
完成移除图案化第一光阻层18的步骤后，如图5所示，在介电层16上旋涂一层有 机底抗反射(BARC)或其它有机材料的有机层24，且该有机层24将介电层16与介层洞 22完全覆盖填充。在有机层24上面形成一图案化第二光阻层26，而该图案化第二光阻 层26具有沟渠蚀刻窗28，且该沟渠蚀刻窗28大于介层洞蚀刻窗20，以定义出有机层 24与介电层16所要蚀刻之沟渠30尺寸。
完成图案化第二光阻层26后，以此图案化第二光阻层26为光刻，利用有机层24 对介电层16的高选择比，配合干式蚀刻技术，对曝露出的有机层24进行干式过度蚀刻 (over etch)，如图6所示，直到该有机层24的表面略低于介电层16的顶面为止， 以形成沟渠结构的初步轮廓。
对有机层24进行干式过度蚀刻后，如图7所示，再以该图案化第二光阻层26对介 电层16继续进行沟渠蚀刻，该蚀刻方式是利用介电层16蚀刻速率大于有机层24蚀刻 速率而使用时间来控制蚀刻深度，当蚀刻深度达到介电层16顶面低于该有机层24顶面 为止。
当完成介电层16的沟渠蚀刻后，可以得到沟渠结构30，接着以灰化方式(ashing) 将第二图案化光阻层26与剩余的有机层24去除，如此就可以得到如图8所示由沟渠30 与介层洞22所构成的双镶嵌构造轮廓。
完成双镶嵌构造轮廓后，接着可进行铜的金属导线32制程，如图9所示，先移除 露出的蚀刻阻绝层14，将该半导体基底10清洗干净，接着为避免第二金属层36的原子 对介电层16产生扩散与穿透作用，先沉积一材质为钽或是氮化钽的金属阻障层 (barrier layer)34，再沉积一第二金属层36，以形成如图所示的结构。
完成第二金属层36沉积后，对该半导体基底10进行化学机械研磨(CMP)，达到 所谓的全面性平坦，以获得一良好的金属导线32，如图10所示。
以上所述的仅为本发明一较佳实施例而已，并非用来限定本发明实施的范围，因 此凡依照本发明申请专利范围所述的形状、构造、特征及精神所作的等同变化与修饰， 均应涵盖在本发明的专利保护范围内。
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