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一种SOISiGeHBT平面集成器件及制备方法

阅读：186发布：2023-03-12

专利汇可以提供一种SOISiGeHBT平面集成器件及制备方法专利检索，专利查询，专利分析的服务。并且本发明公开了一种SOI SiGe HBT平面集成器件及制备方法，其过程为：在SOI衬底上连续生长N-Si、P-SiGe、N-Si层，淀积介质层，制备浅槽隔离，光刻集电区浅槽隔离区域，制备集电区浅槽隔离，刻蚀并淀积介质层，光刻基区浅槽隔离区域，制备基区浅槽隔离，光刻集电区并磷离子注入，形成集电极接触区，光刻基区并硼离子注入，形成基极接触区，最终形成SiGe HBT器件，最后光刻发射区、基区和集电区引线孔，金属化，光刻引线，构成基区厚度为20～60nm的HBT集成电路；本发明所提出的工艺方法与现有CMOS集成电路加工工艺兼容，因此，可以在资金和设备投入很小的情况下，制备出基于SOI的BiCMOS器件及集成电路，使现有的模拟和数模混合集成电路性能获得大幅提高。，下面是一种SOISiGeHBT平面集成器件及制备方法专利的具体信息内容。

权利要求

1.一种SOI SiGe HBT平面集成器件，其特征在于，所述集成器件采用非多晶SOI SiGe HBT。
2.根据权利要求1所述的SOI SiGe HBT集成器件，其特征在于，所述集成器件制备在SOI衬底上。
3.根据权利要求1所述的SOI SiGe HBT集成器件，其特征在于，所述集成器件的基区为应变SiGe材料。
4.根据权利要求1所述的SOI SiGe HBT集成器件，其特征在于，其并为平面结构。
5.一种SOI SiGe HBT平面集成器件的制备方法，其特征在于，包括如下步骤：
第一步、选取氧化层厚度为150～400nm，上层Si厚度为100～150nm，N型掺杂浓度
16 17 -3
为1×10 ～1×10 cm 的SOI衬底片；
第二步、利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底上生长一层厚度为
16 17 -3
50～100nm的N型Si外延层，作为集电区，该层掺杂浓度为1×10 ～1×10 cm ；
第三步、利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底上生长一层厚度
18
为20～60nm的SiGe层，作为基区，该层Ge组分为15～25%，掺杂浓度为5×10 ～
19 -3
5×10 cm ；
第四步、利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底上生长一层厚度为
17 17 -3
100～200nm的N型Si层，作为发射区，该层掺杂浓度为1×10 ～5×10 cm ；
第五步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为
200～300nm的SiO2层和一层厚度为100～200nm的SiN层；光刻器件间浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为650～1100nm的浅槽，利用化学汽相淀积（CVD）方法，在
600～800℃，在浅槽内填充SiO2；
第六步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积（CVD）的方法，在600～
800℃，在衬底表面淀积一层厚度为200～300nm的SiO2层和一层厚度为100～200nm的SiN层；光刻集电区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为180～300nm的浅槽，利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO2；
第七步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积（CVD）的方法，在600～
800℃，在衬底表面淀积一层厚度为200～300nm的SiO2层和一层厚度为100～200nm的SiN层；光刻基区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为105～205nm的浅槽，利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO2；
第八步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积（CVD）的方法，在600～
800℃，在衬底表面淀积一层厚度为300～500nm的SiO2层；光刻集电极区域，对该区域进
19 20 -3
行N型杂质注入，使集电极接触区掺杂浓度为1×10 ～1×10 cm ，形成集电极接触区域；
第九步、光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为
19 20 -3
1×10 ～1×10 cm ，形成基极接触区域，并对衬底在950～1100℃温度下，退火15～
120s，进行杂质激活；
第十步、用湿法刻蚀掉表面的SiO2，利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为300～500nm的SiO2层；光刻发射极、基极和集电极引线孔，形成SiGe HBT器件；
第十一步、在衬底表面溅射金属钛（Ti），合金形成硅化物；
第十二步、溅射金属，光刻引线，形成发射极、基极和集电极金属引线，构成基区厚度为
20～60nm，集电区厚度为150～250nm的SOI SiGe HBT集成电路。
6.根据权利要求5所述的制备方法，其特征在于，基区厚度根据第三步生长SiGe的厚度来确定，取20～60nm。
7.根据权利要求5所述的制备方法，其特征在于，集电区厚度根据第一步SOI上层Si厚度和第二步生长的Si外延层的厚度来决定，取150～250nm。
8.根据权利要求5所述的制备方法，其特征在于，该制备方法中所涉及的最高温度根据第二步、第三步、第四步、第五步、第六步、第七步、第八步和第十步中的化学汽相淀积（CVD）工艺温度决定，最高温度小于等于800℃。
9.一种SOI SiGe HBT平面集成电路的制备方法，其特征在于，包括如下步骤：
步骤1，外延材料制备的实现方法为：
（1a）选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为150nm，上层
16 -3
材料为掺杂浓度为1×10 cm 的N型Si，厚度为100nm；
（1b）利用化学汽相淀积（CVD）的方法，在600℃，在上层Si材料上生长一层厚度为50nm
16 -3
的N型外延Si层，作为集电区，该层掺杂浓度为1×10 cm ；
（1c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长一层厚度为20nm的SiGe
18 -3
层，作为基区，该层Ge组分为15％，掺杂浓度为5×10 cm ；
（1d）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长一层厚度为100nm的N
17 -3
型Si层，作为发射区，该层掺杂浓度为1×10 cm 。
步骤2，器件浅槽隔离制备的实现方法为：
（2a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；
（2b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
（2c）光刻器件间浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为650nm的浅槽；
（2d）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2，形成器件浅槽隔离；
步骤3，集电极浅槽隔离制备的实现方法为：
（3a）用湿法刻蚀掉表面的SiO2和SiN层；
（3b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；
（3c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
（3d）光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为180nm的浅槽；
（3e）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2，形成集电极浅槽隔离；
步骤4，基极浅槽隔离制备的实现方法为：
（4a）用湿法刻蚀掉表面的SiO2和SiN层；
（4b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；
（4c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
（4d）光刻基极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为105nm的浅槽；
（4e）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2，形成基极浅槽隔离；
步骤5，集电极与基极制备的实现方法为：
（5a）用湿法刻蚀掉表面的SiO2和SiN层；
（5b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为300nm的SiO2层；
（5c）光刻集电极区域，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为
19 -3
1×10 cm ，形成集电极；
（5d）光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为
19 -3
1×10 cm ，形成基极；
（5e）对衬底在950℃温度下，退火120s，进行杂质激活；
步骤6，引线制备的实现方法为：
（6a）用湿法刻蚀掉表面的SiO2层；
（6b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为300nm的SiO2层；
（6c）光刻发射极、基极和集电极引线孔，形成SiGe HBT器件；
（6d）在衬底表面溅射金属钛（Ti），合金形成硅化物；
（6e）溅射金属，光刻引线，形成发射极、基极和集电极金属引线，构成基区厚度为20nm，集电区厚度为150nm的SOI SiGe HBT集成电路。

说明书全文

一种SOI SiGe HBT平面集成器件及制备方法

技术领域

[0001] 本发明属于半导体集成电路技术领域，尤其涉及一种SOI SiGe HBT平面集成器件及制备方法。

背景技术

[0002] 集成电路是信息社会经济发展的基石和核心。正如美国工程技术界最近评出20世纪世界20项最伟大工程技术成就中第五项电子技术时提到，“从真空管到半导体、集成电路，已成为当代各行业智能工作的基石。”集成电路时最能体现知识经济特征的典型产品之一。目前，以集成电路为基础的电子信息产业已成为世界第一大产业。随着集成电路技术的发展，整机和元件之间的明确界限被突破，集成电路不仅成为现代产业和科学技术的基础，而且正创造着信息时代的硅文化。

[0003] 由于Si材料的优良特性，特别是能方便地形成极其有用的绝缘膜——SiO2膜和Si3N4膜，从而能够利用Si材料实现最廉价的集成电路工艺，发展至今，全世界数以万亿美元的设备和技术投入，已使Si基工艺形成了非常强大的产业能力。同时，长期的科研投入也使人们对Si及其工艺的了解，达到十分深入、透彻的地步，因此在集成电路产业中，Si技术是主流技术，Si集成电路产品是主流产品，占集成电路产业的90％以上。在Si集成电路中以双极晶体管作为基本结构单元的模拟集成电路在电子系统中占据着重要的地位，随着Si技术的发展，Si双极晶体管的性能也获得了大幅的提高。

[0004] 但是到了上世纪90年代，Si双极晶体管由于电压、基区宽度、功率密度等原因的限制,不能再按工业界普遍采用的等比例缩小的方法来提高器件与集成电路的性能，严重地制约了模拟集成电路和以其为基础的电子系统性能的进一步提高。

[0005] 为了进一步提高器件及集成电路的性能，研究人员借助新型的半导体材料如：GaAs、InP等，以获得适于无线移动通信发展的高速器件及集成电路。尽管GaAs和InP基化合物器件频率特性优越，但其制备工艺比Si工艺复杂、成本高，大直径单晶制备困难、机械强度低，散热性能不好，与Si工艺难兼容以及缺乏象SiO2那样的钝化层等因素限制了它的广泛应用和发展。

发明内容

[0006] 本发明的目的在于提供一种SOI SiGe HBT平面集成器件以实现更好的器件性能。 [0007] 本发明的目的在于提供一种SOI SiGe HBT平面集成器件，所述集成器件采用SOI非多晶、非自对准双极晶体管。

[0008] 进一步、所述SiGe HBT器件制备在SOI衬底上。

[0009] 进一步、所述SiGe HBT器件的基区为应变SiGe材料。

[0010] 进一步、所述SiGe HBT器件为平面结构。

[0011] 本发明的领一目的在于提供一种SOI SiGe HBT平面集成器件的制备方法，其特征在于，包括如下步骤：

[0012] 第一步、选取氧化层厚度为150～400nm，上层Si厚度为100～150nm，N型掺杂16 17 -3
浓度为1×10 ～1×10 cm 的SOI衬底片；

[0013] 第二步、利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底上生长一层厚度16 17 -3
为50～100nm的N型Si外延层，作为集电区，该层掺杂浓度为1×10 ～1×10 cm ； [0014] 第三步、利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底上生长一层厚
18
度为20～60nm的SiGe层，作为基区，该层Ge组分为15～25%，掺杂浓度为5×10 ～
19 -3
5×10 cm ；

[0015] 第四步、利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底上生长一层厚度17 17 -3
为100～200nm的N型Si层，作为发射区，该层掺杂浓度为1×10 ～5×10 cm ； [0016] 第五步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为200～300nm的SiO2层和一层厚度为100～200nm的SiN层；光刻器件间浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为650～1100nm的浅槽，利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO2；

[0017] 第六步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为200～300nm的SiO2层和一层厚度为100～200nm的SiN层；光刻集电区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为180～300nm的浅槽，利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO2； [0018] 第七步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为200～300nm的SiO2层和一层厚度为100～
200nm的SiN层；光刻基区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为105～205nm的浅槽，利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO2； [0019] 第八步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积（CVD）的方法，在
600～800℃，在衬底表面淀积一层厚度为300～500nm的SiO2层；光刻集电极区域，对该
19 20 -3
区域进行N型杂质注入，使集电极接触区掺杂浓度为1×10 ～1×10 cm ，形成集电极接触区域；

[0020] 第九步、光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为19 20 -3
1×10 ～1×10 cm ，形成基极接触区域，并对衬底在950～1100℃温度下，退火15～
120s，进行杂质激活；

[0021] 第十步、用湿法刻蚀掉表面的SiO2，利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为300～500nm的SiO2层；光刻发射极、基极和集电极引线孔，形成SiGe HBT器件；

[0022] 第十一步、在衬底表面溅射金属钛（Ti），合金形成硅化物；

[0023] 第十二步、溅射金属，光刻引线，形成发射极、基极和集电极金属引线，构成基区厚度为20～60nm，集电区厚度为150～250nm的SOI SiGe HBT集成电路。

[0024] 进一步、基区厚度根据第三步生长SiGe的厚度来确定，取20～60nm。 [0025] 进一步、集电区厚度根据第一步SOI上层Si厚度和第二步生长的Si外延层的厚度来决定，取150～250nm。

[0026] 进一步、该制备方法中所涉及的最高温度根据第二步、第三步、第四步、第五步、第六步、第七步、第八步和第十步中的化学汽相淀积（CVD）工艺温度决定，最高温度小于等于800℃。

[0027] 本发明的另一目的在于提供一种SOI SiGe HBT平面集成电路的制备方法，包括如下步骤：

[0028] 步骤1，外延材料制备的实现方法为：

[0029] （1a）选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO2，厚度为150nm，16 -3
上层材料为掺杂浓度为1×10 cm 的N型Si，厚度为100nm；

[0030] （1b）利用化学汽相淀积（CVD）的方法，在600℃，在上层Si材料上生长一层厚度16 -3
为50nm的N型外延Si层，作为集电区，该层掺杂浓度为1×10 cm ；

[0031] （1c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长一层厚度为20nm的18 -3
SiGe层，作为基区，该层Ge组分为15％，掺杂浓度为5×10 cm ；

[0032] （1d）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长一层厚度为100nm17 -3
的N型Si层，作为发射区，该层掺杂浓度为1×10 cm ；

[0033] 步骤2，器件浅槽隔离制备的实现方法为：

[0034] （2a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；

[0035] （2b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；

[0036] （2c）光刻器件间浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为650nm的浅槽；

[0037] （2d）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2，形成器件浅槽隔离；

[0038] 步骤3，集电极浅槽隔离制备的实现方法为：

[0039] （3a）用湿法刻蚀掉表面的SiO2和SiN层；

[0040] （3b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；

[0041] （3c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；

[0042] （3d）光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为180nm的浅槽；

[0043] （3e）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2，形成集电极浅槽隔离；

[0044] 步骤4，基极浅槽隔离制备的实现方法为：

[0045] （4a）用湿法刻蚀掉表面的SiO2和SiN层；

[0046] （4b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；

[0047] （4c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；

[0048] （4d）光刻基极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为105nm的浅槽； [0049] （4e）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2，形成基极浅槽隔离；

[0050] 步骤5，集电极与基极制备的实现方法为：

[0051] （5a）用湿法刻蚀掉表面的SiO2和SiN层；

[0052] （5b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为300nm的SiO2层；

[0053] （5c）光刻集电极区域，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为19 -3
1×10 cm ，形成集电极；

[0054] （5d）光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为19 -3
1×10 cm ，形成基极；

[0055] （5e）对衬底在950℃温度下，退火120s，进行杂质激活；

[0056] 步骤6，引线制备的实现方法为：

[0057] （6a）用湿法刻蚀掉表面的SiO2层；

[0058] （6b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为300nm的SiO2层；

[0059] （6c）光刻发射极、基极和集电极引线孔，形成SiGe HBT器件； [0060] （6d）在衬底表面溅射金属钛（Ti），合金形成硅化物；

[0061] （6e）溅射金属，光刻引线，形成发射极、基极和集电极金属引线，构成基区厚度为20nm，集电区厚度为150nm的SOI SiGe HBT集成电路。

[0062] 本发明具有如下优点：

[0063] 1.本发明制备的SOI SiGe HBT集成器件的集电区厚度较传统器件薄，因此，该器件存在集电区横向扩展效应，并能够在集电区形成二维电场，从而提高了该器件的反向击穿电压和Early电压，在相同的击穿特性下，具有比传统器件更优异的特征频率； [0064] 2.本发明制备的SOI SiGe HBT集成器件，在制备过程中，采用非自对准工艺，在有效的保持器件性能的基础上，大大降低了工艺难度；

[0065] 3.由于本发明所提出的工艺方法与现有CMOS集成电路加工工艺兼容，并可应用于BiCMOS器件及集成电路制造当中，因此，可以在资金和设备投入很小的情况下，大幅提高集成电路的性能；

[0066] 4.本发明制备SOI三多晶SiGe HBT集成器件过程中涉及的最高温度为800℃，低于引起应变SiGe弛豫的工艺温度，因此该制备方法能有效地保持应变SiGe的特性，提高器件与集成电路的性能。附图说明

[0067] 图1 是实现本发明SOI SiGe HBT集成器件及电路制备的工艺流程图。 [0068]

具体实施方式

[0069] 为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

[0070] 本发明实施例提供了一种SOI SiGe HBT平面集成器件，所述集成器件采用SOI非多晶、非自对准SiGe HBT。

[0071] 作为本发明实施例的一优化方案，所述集成器件制备在SOI衬底上。 [0072] 作为本发明实施例的一优化方案，所述集成器件的基区为应变SiGe材料。 [0073] 作为本发明实施例的一优化方案，所述集成器件为平面结构。

[0074] 以下参照附图1，对本发明SOI SiGe HBT集成器件及电路的工艺流程作进一步详细描述。

[0075] 实施例1：制备基区厚度为20nm的SOI SiGe HBT平面集成器件及电路方法，具体步骤如下：

[0076] 步骤1，外延材料制备。

[0077] （1a）选取SOI衬底片，该衬底下层支撑材料1为Si，中间层2为SiO2，厚度为16 -3
150nm，上层材料3为掺杂浓度为1×10 cm 的N型Si，厚度为100nm；

[0078] （1b）利用化学汽相淀积（CVD）的方法，在600℃，在上层Si材料上生长一层厚度16 -3
为50nm的N型外延Si层，作为集电区，该层掺杂浓度为1×10 cm ；

[0079] （1c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长一层厚度为20nm的18 -3
SiGe层，作为基区，该层Ge组分为15％，掺杂浓度为5×10 cm ；

[0080] （1d）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长一层厚度为100nm17 -3
的N型Si层6，作为发射区，该层掺杂浓度为1×10 cm 。

[0081] 步骤2，器件浅槽隔离制备。

[0082] （2a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层7；

[0083] （2b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层8；

[0084] （2c）光刻器件间浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为650nm的浅槽；

[0085] （2d）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2，形成器件浅槽隔离9。

[0086] 步骤3，集电极浅槽隔离制备。

[0087] （3a）用湿法刻蚀掉表面的SiO2和SiN层；

[0088] （3b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层10；

[0089] （3c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层11；

[0090] （3d）光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为180nm的浅槽12；

[0091] （3e）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2，形成集电极浅槽隔离12。

[0092] 步骤4，基极浅槽隔离制备。

[0093] （4a）用湿法刻蚀掉表面的SiO2和SiN层，

[0094] （4b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层13；

[0095] （4c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层14；

[0096] （4d）光刻基极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为105nm的浅槽； [0097] （4e）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2，形成基极浅槽隔离15。

[0098] 步骤5，集电极与基极制备。

[0099] （5a）用湿法刻蚀掉表面的SiO2和SiN层；

[0100] （5b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为300nm的SiO2层16；

[0101] （5c）光刻集电极区域，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为19 -3
1×10 cm ，形成集电极17；

[0102] （5d）光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为19 -3
1×10 cm ，形成基极18；

[0103] （5e）对衬底在950℃温度下，退火120s，进行杂质激活。

[0104] 步骤6，引线制备。

[0105] （6a）用湿法刻蚀掉表面的SiO2层；

[0106] （6b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为300nm的SiO2层19；

[0107] （6c）光刻发射极、基极和集电极引线孔，形成SiGe HBT器件20； [0108] （6d）在衬底表面溅射金属钛（Ti），合金形成硅化物；

[0109] （6e）溅射金属，光刻引线，形成发射极21、基极22和集电极23金属引线，构成基区厚度为20nm，集电区厚度为150nm的SOI SiGe HBT集成电路。

[0110] 实施例2：制备基区厚度为40nm的SOI SiGe HBT平面集成器件及电路方法，具体步骤如下：

[0111] 步骤1，外延材料制备。

[0112] （1a）选取SOI衬底片，该衬底下层支撑材料1为Si，中间层2为SiO2，厚度为16 -3
300nm，上层材料3为掺杂浓度为5×10 cm 的N型Si，厚度为120nm；

[0113] （1b）利用化学汽相淀积（CVD）的方法，在700℃，在上层Si材料上生长一层厚度16 -3
为80nm的N型外延Si层4，作为集电区，该层掺杂浓度为5×10 cm ；

[0114] （1c）利用化学汽相淀积（CVD）的方法，在700℃，在衬底上生长一层厚度为40nm的19 -3
SiGe层5，作为基区，该层Ge组分为20％，掺杂浓度为1×10 cm ；

[0115] （1d）利用化学汽相淀积（CVD）的方法，在700℃，在衬底上生长一层厚度为150nm17 -3
的N型Si层6，作为发射区，该层掺杂浓度为3×10 cm 。

[0116] 步骤2，器件浅槽隔离制备。

[0117] （2a）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为240nm的SiO2层7；

[0118] （2b）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为150nm的SiN层8；

[0119] （2c）光刻器件间浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为900nm的浅槽；

[0120] （2d）利用化学汽相淀积（CVD）方法，在700℃，在浅槽内填充SiO2，形成器件浅槽隔离9。

[0121] 步骤3，集电极浅槽隔离制备。

[0122] （3a）用湿法刻蚀掉表面的SiO2和SiN层；

[0123] （3b）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为240nm的SiO2层10；

[0124] （3c）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为150nm的SiN层11；

[0125] （3d）光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为240nm的浅槽12；

[0126] （3e）利用化学汽相淀积（CVD）方法，在700℃，在浅槽内填充SiO2，形成集电极浅槽隔离12。

[0127] 步骤4，基极浅槽隔离制备。

[0128] （4a）用湿法刻蚀掉表面的SiO2和SiN层；

[0129] （4b）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为240nm的SiO2层13；

[0130] （4c）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为150nm的SiN层14；

[0131] （4d）光刻基极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为155nm的浅槽； [0132] （4e）利用化学汽相淀积（CVD）方法，在700℃，在浅槽内填充SiO2，形成基极浅槽隔离15。

[0133] 步骤5，集电极与基极制备。

[0134] （5a）用湿法刻蚀掉表面的SiO2和SiN层；

[0135] （5b）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为400nm的SiO2层16；

[0136] （5c）光刻集电极区域，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为19 -3
5×10 cm ，形成集电极17；

[0137] （5d）光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为19 -3
5×10 cm ，形成基极18；

[0138] （5e）对衬底在1000℃温度下，退火60s，进行杂质激活。

[0139] 步骤6，引线制备。

[0140] （6a）用湿法刻蚀掉表面的SiO2层；

[0141] （6b）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为400nm的SiO2层19；

[0142] （6c）光刻发射极、基极和集电极引线孔，形成SiGe HBT器件20； [0143] （6d）在衬底表面溅射金属钛（Ti），合金形成硅化物；

[0144] （6e）溅射金属，光刻引线，形成发射极21、基极22和集电极23金属引线，构成基区厚度为40nm，集电区厚度为200nm的SOI SiGe HBT集成电路。

[0145] 实施例3：制备基区厚度为60nm的SOI SiGe HBT平面集成器件及电路方法，具体步骤如下：

[0146] 步骤1，外延材料制备。

[0147] （1a）选取SOI衬底片，该衬底下层支撑材料1为Si，中间层2为SiO2，厚度为17 -3
400nm，上层材料3为掺杂浓度为1×10 cm 的N型Si，厚度为150nm；

[0148] （1b）利用化学汽相淀积（CVD）的方法，在750℃，在上层Si材料上生长一层厚度17 -3
为100nm的N型外延Si层4，作为集电区，该层掺杂浓度为1×10 cm ；

[0149] （1c）利用化学汽相淀积（CVD）的方法，在750℃，在衬底上生长一层厚度为60nm的19 -3
SiGe层5，作为基区，该层Ge组分为25％，掺杂浓度为5×10 cm ；

[0150] （1d）利用化学汽相淀积（CVD）的方法，在750℃，在衬底上生长一层厚度为200nm17 -3
的N型Si层6，作为发射区，该层掺杂浓度为5×10 cm 。

[0151] 步骤2，器件浅槽隔离制备。

[0152] （2a）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为300nm的SiO2层7；

[0153] （2b）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为200nm的SiN层8；

[0154] （2c）光刻器件间浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为1100nm的浅槽；

[0155] （2d）利用化学汽相淀积（CVD）方法，在800℃，在浅槽内填充SiO2，形成器件浅槽隔离9。

[0156] 步骤3，集电极浅槽隔离制备。

[0157] （3a）用湿法刻蚀掉表面的SiO2和SiN层；

[0158] （3b）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为300nm的SiO2层10；

[0159] （3c）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为200nm的SiN层11；

[0160] （3d）光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为300nm 的浅槽12；

[0161] （3e）利用化学汽相淀积（CVD）方法，在800℃，在浅槽内填充SiO2，形成集电极浅槽隔离12。

[0162] 步骤4，基极浅槽隔离制备。

[0163] （4a）用湿法刻蚀掉表面的SiO2和SiN层；

[0164] （4b）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为300nm的SiO2层13；

[0165] （4c）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为200nm的SiN层14；

[0166] （4d）光刻基极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为205nm的浅槽； [0167] （4e）利用化学汽相淀积（CVD）方法，在800℃，在浅槽内填充SiO2，形成基极浅槽隔离15。

[0168] 步骤5，集电极与基极制备。

[0169] （5a）用湿法刻蚀掉表面的SiO2和SiN层；

[0170] （5b）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为500nm的SiO2层16；

[0171] （5c）光刻集电极区域，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为20 -3
1×10 cm ，形成集电极17；

[0172] （5d）光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为20 -3
1×10 cm ，形成基极18；

[0173] （5e）对衬底在1100℃温度下，退火15s，进行杂质激活。

[0174] 步骤6，引线制备。

[0175] （6a）用湿法刻蚀掉表面的SiO2层；

[0176] （6b）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为500nm的SiO2层19；

[0177] （6c）光刻发射极、基极和集电极引线孔，形成SiGe HBT器件20； [0178] （6d）在衬底表面溅射金属钛（Ti），合金形成硅化物；

[0179] （6e）溅射金属，光刻引线，形成发射极21、基极22和集电极23金属引线，构成基区厚度为60nm，集电区厚度为250nm的SOI SiGe HBT集成电路。

[0180] 本发明实施例提供的SOI SiGe HBT集成器件及制备方法具有如下优点： [0181] 1.本发明制备的SOI SiGe HBT集成器件的集电区厚度较传统器件薄，因此，该器件存在集电区横向扩展效应，并能够在集电区形成二维电场，从而提高了该器件的反向击穿电压和Early电压，在相同的击穿特性下，具有比传统器件更优异的特征频率； [0182] 2.本发明制备的SOI SiGe HBT集成器件，在制备过程中，采用非自对准工艺，在有效的保持器件性能的基础上，大大降低了工艺难度；

[0183] 3.由于本发明所提出的工艺方法与现有CMOS集成电路加工工艺兼容，并可应用于BiCMOS器件及集成电路制造当中，因此，可以在资金和设备投入很小的情况下，大幅提高集成电路的性能；

[0184] 4.本发明制备SOI三多晶SiGe HBT集成器件过程中涉及的最高温度为800℃，低于引起应变SiGe弛豫的工艺温度，因此该制备方法能有效地保持应变SiGe的特性，提高器件与集成电路的性能。

[0185] 以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

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