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非易失性阻变 存储器

阅读：637发布：2021-07-04

专利汇可以提供非易失性阻变存储器专利检索，专利查询，专利分析的服务。并且描述了非易失性阻变存储器，其包括具有第一电极、第二电极、处于第一电极和第二电极之间的金属氧化物的存储器元件。金属氧化物使用体介导转换进行转换，其具有大于4 电子伏特(eV)的带隙，具有对于每一百埃的金属氧化物厚度具有至少一伏的用于设置操作的设置电压，以及，对于每二十埃的所述金属氧化物厚度，在0.5伏(V)下测量，具有小于40安每平米厘米(A/cm2)的漏电流密度。，下面是非易失性阻变存储器专利的具体信息内容。

权利要求

1.一种非易失性阻变存储器元件，包括：
第一电极；
第二电极；
金属氧化物，该金属氧化物在所述第一电极和所述第二电极之间，所述金属氧化物：
使用体介导转换进行转换；
具有大于4 电子伏特(eV)的带隙；
对于每一百埃的所述金属氧化物的厚度具有至少一伏的用于设置操作的设置电压；
在所述存储器元件的关闭状态下，对于每二十埃的所述金属氧化物的厚度，在0.5伏
2
(V)下测量，具有小于每平方厘米40安(A/cm)的漏电流密度；以及
其中所述存储器元件从低电阻状态转换到高电阻状态以及从高电阻状态转换到低电阻状态。
2.如权利要求1所述的存储器元件，其中至少一个所述电极包括贵金属。
3.如权利要求1所述的存储器元件，其中：
所述第一电极从由氮化钛、硅化物和硅组成的组中选择；
所述金属氧化物从由氧化铪、氧化铝、氧化钽、氧化锆和氧化钇组成的组中选择；
以及
所述第二电极从由铂、镍、铱、氧化铱、氮化钛、氮化钽、钌、氧化钌、钌-钛合金、镍-钛合金以及氮化钽/镍/氮化钽叠层组成的组中选择。
4.如权利要求1所述的存储器元件，其中所述体介导转换是非金属转换机制。
5.如权利要求1所述的存储器元件，其中所述金属氧化物的电阻率随温度的下降而增加。
6.如权利要求1所述的存储器元件，其中所述体介导转换是陷阱介导机制。
7.如权利要求6所述的存储器元件，其中所述陷阱填充机制包括：
针对所述设置操作形成渗流路径；以及
针对重置操作中断渗流路径。
8.如权利要求1所述的存储器元件，其中所述金属氧化物包括掺杂物。
9.如权利要求8所述的存储器元件，其中所述掺杂物从以下项的组中选择：稀土金属、稀土金属氧化物、镧、氧化镧、铈、氧化铈、镨、氧化镨、钕、氧化钕、钆、氧化钆、铒、氧化铒、镱、氧化镱、镥和氧化镥。
10.如权利要求8所述的存储器元件，其中所述掺杂物的第一金属是与所述金属氧化物的第二金属相同的金属。
11.如权利要求8所述的存储器元件，其中：
所述掺杂物是具有与所述金属氧化物的第二价带或第二导带的差异大于50meV的第一价带或第一导带的深层掺杂物。
12.如权利要求8所述的存储器元件，其中所述掺杂物从由铪、氧化铪、氧、硅、氧化硅、氮、氟、铬、氧化铬、氧化钪、氧化钇、氧化镍组成的组中选择。
13.如权利要求1所述的存储器元件，其中：
所述设置操作包括将所述设置电压施加于所述存储器元件以将所述存储器元件从所述高电阻状态转换到所述低电阻状态；以及
重置操作包括将重置电压施加到所述存储器元件以将所述存储器元件从所述低电阻状态转换到所述高电阻状态。
14.如权利要求13所述的存储器元件，其中所述重置电压在所述存储器元件的阳极是正的。
15.如权利要求14所述的存储器元件，其中所述阳极是所述存储器元件的所述第二电极。
16.如权利要求13所述的存储器元件，其中所述设置电压和所述重置电压具有不同的相对极性。
17.一种用于形成阻变存储器元件的方法，包括：
形成第一电极；
在所述第一电极上形成金属氧化物，其中所述金属氧化物：
使用体介导转换进行转换；
具有大于4电子伏特(eV)的带隙；
对于每一百埃的所述金属氧化物的厚度具有至少一伏的用于设置操作的设置电压；
对于每二十埃的所述金属氧化物的厚度，在0.5伏下测量，具有小于每平方厘米40
2
安(A/cm)的漏电流密度；
在所述金属氧化物上形成第二电极；以及
其中所述存储器元件从低电阻状态转换到高电阻状态以及从高电阻状态转换到低电阻状态。
18.如权利要求17所述的方法，其中形成所述金属氧化物是使用从由物理汽相沉积(PVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、化学汽相沉积(CVD)以及蒸发组成的组中选择的一项来执行。
19.如权利要求17所述的方法，还包括退火所述金属氧化物。
20.如权利要求17所述的方法，还包括掺杂所述金属氧化物。
21.如权利要求20所述的方法，其中掺杂所述金属氧化物包括异价地掺杂所述金属氧化物。
22.如权利要求17所述的方法，其中
所述第一电极从由氮化钛、硅化物和硅组成的组中选择；
所述金属氧化物从由氧化铪、氧化铝、氧化钽、氧化锆和氧化钇组成的组中选择；
以及
所述第二电极从由铂、镍、铱、氧化铱、氮化钛、氮化钽、钌、氧化钌、钌-钛合金、镍-钛合金以及氮化钽/镍/氮化钽叠层组成的组中选择。
23.如权利要求17所述的方法，还包括将化成电压施加到所述存储器元件，其中所述化成电压大于所述设置电压。
24.一种非易失性阻变存储器元件，包括：
第一电极，该第一电极具有第一功函数；
第一金属氧化物，该第一金属氧化物具有第一厚度且在所述第一电极上；
第二金属氧化物，该第二金属氧化物具有第二厚度且在所述第一金属氧化物上，其中：
所述第二金属氧化物与所述第一金属氧化物不同；
所述第二厚度小于所述第一厚度的25％；
第二电极，该第二电极在所述第二金属氧化物上，其中：
所述第二电极设置为接收正脉冲；
所述第二电极具有大于所述第一功函数的第二功函数；以及
其中所述存储器元件从高电阻状态转换到低电阻状态以及从低电阻状态转换到高电阻状态。
25.如权利要求24所述的存储器元件，其中：
所述第一电极从由氮化钛、硅化物和硅组成的组中选择；
所述第一金属氧化物从由氧化铪、氧化铝、氧化钽、氧化锆和氧化钇组成的组中选择；
所述第二金属氧化物从由氧化钛和氧化铌组成的组中选择；
所述第二电极从由铂、镍、铱、氧化铱、氮化钛、氮化钽、钌、氧化钌、钌-钛合金、镍-钛合金以及氮化钽/镍/氮化钽叠层组成的组中选择。
26.如权利要求24所述的存储器元件，还包括在所述第一金属氧化物和所述第一电极之间的第三金属氧化物，其中所述第三金属氧化物异价地掺杂到所述第一金属氧化物中。
27.如权利要求26所述的存储器元件，其中所述第三金属氧化物包括与所述第一金属氧化物相同的金属氧化物。

说明书全文

非易失性阻变 存储器

[0001] 相关申请的交叉引用

[0002] 本申请要求通过引用并入本文的于2008年5月1日递交的名称为“Non-Volatile Resistive Switching Memories”的第61/049,752号美国临时申请以及通过引用并入本文的于2008年10月21日递交的名称为“Non-Volatile Resistive Switching Memories”的第12/255,109号美国实用专利申请的优先权。
发明领域

[0003] 本发明一般涉及电子存储器。更具体地，描述了非易失性阻变(resistive switching)存储器。

[0004] 发明背景

[0005] 非易失性存储器是在不被供电时保持其存储内容的半导体存储器。非易失性存储器用于电子设备例如数字照相机、蜂窝电话和音乐播放器中的存储以及一般计算机系统、嵌入式系统和需要永久存储的其他电子设备中的存储。非易失性半导体存储器可以是可移动和便携存储卡或其他的存储模块的形式，可集成到其他类型的电路或设备中，或可以是任何其他的期望的形式。非易失性半导体存储器由于其小尺寸和持久性、没有移动部分以及操作用电需求小的优势而变得更加普遍。

[0006] 闪速存储器是用于各种设备中的普通类型的非易失性存储器。闪速存储器使用可导致漫长的访问、擦除和写入时间的体系结构。用户对电子设备的操作速度和存储需求快速增长。在很多情况下，闪速存储器正日益不足以适应非易失性存储器的需要。另外，如果非易失性存储器的速度增加到满足RAM和当前使用易失性存储器的其他应用的需要，则易失性存储器(例如随机存取存取(RAM))可能被非易失性存储器替代。

[0007] 因此，所需要的是新型的非易失性存储器。包括有响应于电压的施加而显示出电阻状态的改变的元件的存储器已被描述。这些存储器一般具有操作限制和耐久性限制。因此，希望有具有改进的操作特性和耐久性特性的阻变存储器。

[0008] 附图的简要描述

[0009] 本发明的各种实施方式在以下的详细描述和附图中被公开：

[0010] 图1示出了阻变存储器元件的存储器阵列；

[0011] 图2A是对于存储器元件的电流(I)的对数与电压(V)的关系的曲线图；

[0012] 图2B是显示了电阻状态变化的存储器元件的电流(I)的对数与电压(V)的对数的关系的曲线图；

[0013] 图3A-3C是示出了用于本文所描述的存储器元件中的若干材料系统的金属氧化物层的厚度和设置电压、重置电压和导通/关闭电流比之间的关系；

[0014] 图3D是示出了用于本文所描述的存储器元件的金属氧化物的非金属特性的图；

[0015] 图4A示出了依照各个实施方式的示例性存储器元件；

[0016] 图4B-4C是分布图并示出了存储器元件的样例的导通电流、关闭电流、设置电压和重置电压；

[0017] 图5A示出了依照各个实施方式的使用叠层氧化物系统的存储器元件；

[0018] 图5B示出了包括缺陷获取(defect access)层的存储器元件；

[0019] 图5C示出了包括掺杂层、基区层和缺陷获取层的存储器元件；以及[0020] 图6是描述了用于形成存储器元件的过程的流程图。

[0021] 详细的描述

[0022] 一个或多个实施方式的详细描述在以下连同附图一起被提供。详细的描述结合这样的实施方式被提供，但不限于任何特定的例子。范围仅由权利要求来限制，且包括大量的可选形式、修改和等效形式。大量的具体的细节在以下的描述中被阐述，以便提供全面的理解。这些细节是为了举例的目的被提供的，且所描述的技术可在缺少这些具体的细节中的一些或全部的情况下依照权利要求来实行。为了清楚，本技术领域内与实施方式有关的已知的技术材料未被详细描述以避免导致对本描述的不必要的模糊。

[0023] 根据各个实施方式，阻变存储器可使用体介导(bulk-mediated)转换机制形成。根据这些实施方式中的一些实施方式，金属-绝缘体-金属(MIM)存储器元件可由两个电极和一层或多层分布在该两个电极之间的一种或多种金属氧化物形成。如本文中所使用的体转换机制描述了由金属氧化物的体中的事件(例如，缺陷的填充或清空)导致的电阻率的改变。在这些实施方式中，金属氧化物中可形成或增强缺陷例如陷阱(trap)。缺陷通过施加一组电压脉冲被填充以形成非金属渗流路径，并通过施加重置电压脉冲被清空以中断渗流路径。在设置操作过程中形成的渗流路径增加了金属氧化物的传导率，从而减小了金属氧化物和存储元件的电阻率。电阻率的改变可在另一个电压上读出，以确定存储器元件的存储内容。用于金属氧化物和电极的材料可被选择来增强存储器元件的特性。

[0024] 本文中所描述的一些存储元件可包括具有某些特性例如高带隙、低渗漏、体转换特性以及可调整(例如，根据厚度调整)的设置电压的单层金属氧化物。其他的存储器元件可包括多层的金属氧化物和/或掺杂物，以增强或改变存储器元件的特性。另外，存储器元件的至少一个电极可以是贵金属或近贵金属。

[0025] I.存储器结构

[0026] 图1示出了阻变存储器元件102的存储器阵列100。存储器阵列100可以是存储器设备或其他集成电路的部分。存储器阵列100是可能的存储器配置的例子；应理解若干种其他的配置也是可能的。

[0027] 读和写电路可使用信号线104和与之垂直的信号线106连接到存储器元件102。信号线例如信号线104和信号线106有时候称为字线和位线，并被用于读和写数据到阵列
100的元件102中。单个的存储器元件102或存储器元件组102可使用适当的一组信号线104和106寻址。存储器元件102可由材料的一层或多层108形成，如以下所进一步详细描述。另外，所示出的存储器阵列可以竖直方式堆叠以形成多层3-D存储器阵列。

[0028] 任何适当的读和写电路和阵列布局方案都可用于由阻变存储器元件例如元件102构件非易失性存储设备。例如，水平的和竖直的线104和106可直接连接到阻变存储器元件102的端子。这仅是示例性的。

[0029] 如果需要，其他的电设备可与每个存储器元件102(例如，见图4A)相关联(即，一层或多层108)。这些有时候称为电流导引(current steering)元件的设备可包括例如二极管、p-i-n二极管、硅二极管、硅p-i-n二极管、晶体管等。电流导引元件可在存储器元件102中任何适当的位置串联连接。

[0030] II.存储器操作

[0031] 在读操作过程中，存储器元件102的状态可通过将感测电压(即，“读”电压)施加到适当的一组信号线104和106的方式来感测。根据其历史记录，以这种方式被寻址的存储器元件可以处于高电阻状态或者低电阻状态中的任一种。因此存储器元件的电阻确定存储器元件存储什么数字数据。例如，如果存储器元件具有高电阻，则存储器元件可被称为包含逻辑1(即，“1”位)。在另一方面，如果存储器元件具有低电阻，则存储器元件可被称为包含逻辑0(即，“0”位)。在写操作期间，存储器元件的状态可通过将适当的写信号施加到适当的一组信号线104和106的方式来改变。

[0032] 图2A是对于存储器元件102的电流(I)的对数与电压(V)的关系的曲线图200。图2A示出了改变存储器元件102的存储内容的设置操作和重设操作。初始地，存储器元件102可处于高电阻状态(“HRS”，例如，存储逻辑0)。在这种状态下，存储器元件
102的电流与电压关系特性由实线HRS 202表示。存储器元件102的高电阻状态可由读和写电路使用信号线104和106感测。例如，读和写电路可将读电压VREAD施加到存储器元件102并可感测流经存储器元件102得到的“关闭”电流IOFF。当希望在存储器元件102中存储逻辑1时，存储器元件102可被置于其低电阻状态。这可通过使用读和写电路在信号线104和106两端施加设置电压VSET来完成。将VSET施加到存储器元件102使得存储器元件102转换到其低电阻状态，如虚线206所指示。在这个区域中，存储器元件102改变，以使得在设置电压VSET被移除之后存储器元件102的特征由低电阻曲线LRS 204表征。如以下所进一步描述，存储器元件102的电阻状态的改变可能是因为金属氧化物材料中的陷阱的填充(即，可能是“陷阱介导的”)。

[0033] 存储器元件102的低电阻状态可使用读和写电路来感测。当读电压VREAD被施加到阻变存储器元件102时，读和写电路将感测相对高的“导通”电流值ION，指示存储器元件102处于其低电阻状态。当希望在存储器元件102中存储逻辑0时，可通过将重置电压VRESET施加到存储器元件102的方式再次将存储器元件置于其高电阻状态。当读和写电路将VRESET施加到存储器元件102时，存储器元件102进入其高电阻状态HRS，如虚线208所指示。当从存储器元件102上移除重置电压VRESET时，存储器元件102的特征再次由高电阻线HRS 204表征。电压脉冲(见图4A)可用于存储器元件102的编程中。

[0034] 化成电压(forming voltage)VFORM是施加到存储器元件102以将存储器元件102备用的电压。本文中所描述的一些存储器元件可需要包括大于或等于设置电压或重置电压的电压的施加的化成事件。一旦存储器元件102在初始时转换，则设置电压和重置电压可用于改变存储器元件102的电阻状态。

[0035] 阻变存储元件102的双稳态电阻使存储器元件102适合于存储数字数据。因为在不施加电压VSET和VRESET时所存储的数据不发生改变，所以由元件例如元件102形成的存储器是非易失性的。如所应认识到的，希望存储器元件102在关闭电流和导通电流之间具有大的差别(即，具有高的ION/IOFF比)，这使得存储器元件的导通状态和关闭状态更加分离且易于检测。

[0036] III.转换机制

[0037] A.体介导转换

[0038] 存储器元件102的层108在其最基本的形式中包括两个电极(每个电极具有一个或多个材料和/或层)以及分布在该两个电极之间的一种或多种金属氧化物的一层或多层。存储器元件102一般具有金属-绝缘体-金属(MIM)的电容器结构，虽然其他的结构例如金属-绝缘体-绝缘体-金属(MIIM)和金属-绝缘体-绝缘体-绝缘体-金属(MIIIM)可如本文中所描述的那样使用。在其他的实施方式中，另外的导体可增加到结构中，例如，以形成金属-绝缘体-金属-绝缘体-金属(MIMIM)或其他的电容器结构。

[0039] 不受理论约束地，存储器元件102使用在金属氧化物体中接到的转换机制。在一个实施方式中，转换机制使用非金属传导路径而不是细丝或金属传导路径(见图4A)。一般地，缺陷在沉积的金属氧化物中形成，已经存在于沉积的金属氧化物，且现存的缺陷可通过另外的过程增强。缺陷可以金属氧化物的结构中电荷的变化的形式而存在。例如，结构中可能不存在一些电荷载体(即，空隙(vacancy))或存在另外的电荷载体(即，填隙子(interstitial))。因此，通过将电压施加到存储器元件102，缺陷例如陷阱可被填充或清空以改变金属氧化物的电阻率，且阻变存储器元件可使用这些原理形成。

[0040] 设置电压取决于金属氧化物层的厚度(见关于图3A-3C的讨论)，其指示体介导的转换机制。一般地，体介导转换机制形成通过金属氧化物的体的渗流路径。

[0041] 金属氧化物具有任何相(例如，晶相或非晶相)或多种相的混合。沉积的金属氧化物可具有杂质(即，置换缺陷(substitional defect))例如铝原子(而应当是铪原子)、空隙(缺失原子)和填隙子(另外的原子)。非晶相金属氧化物可具有增加了的电阻率，其在一些实施方式中可降低设备的操作电流，以减少对存储器元件102的潜在损害。

[0042] 图2B是显示了电阻状态变化的存储器元件102的电流(I)与电压(V)的关系的曲线图220。曲线图220示出了沿x轴的施加到存储器元件102的电压斜波以及沿y轴的作为结果的电流。线222表示当施加斜升电压时电阻材料的响应。欧姆响应是不合乎要求的，因为设置或重置没有在离散的电压下发生。

[0043] 一般地，希望有如图224的更加突变的响应。图224以电阻响应224a开始，然后曲线沿224b陡然上升。图224可表示设置操作，在此处存储器元件102从HRS 202转换到LRS 204。

[0044] 不受理论约束地，非金属渗流路径在重置操作过程中形成，并在设置操作期间中断。例如，在设置操作期间，存储器元件102转换到低电阻状态。通过填充陷阱形成的渗流路径增加了金属氧化物的传导率，从而减小(即改变)了电阻率。由224b表示的电压是设置电压。在设置电压下，陷阱被填充，且当金属氧化物的电阻率下降时在电流中有大的跳变。渗流路径在图4A中示出。

[0045] 此处所示出的设置电压非常离散(即，竖直)，希望确保存储器元件的转换在可重复的电压下发生。另外，希望导通电流对关闭电流有高比值(即，高的ION/IOFF比)，例如10或更大，因为其表明了在HRS和LRS中金属氧化物的电阻率有大的差异，使得存储器元件的状态更易于确定。最后，希望有低的设置、重置和转换电压，以防止对存储器元件的中断并与互补设备元件(见图4A)例如与存储器元件102串联的二极管和/或晶体管相兼容。

[0046] 渗流路径可被描述为是非金属的。对于金属材料，电阻率随温度的降低而减小。本文中所描述的存储器元件102显示了在操作温度的降低时电阻增加(例如LRS)。

[0047] B.缺陷

[0048] 金属氧化物包括体中的电活性缺陷(也被认为是陷阱)。认为陷阱可通过设置电压的施加来填充，并通过施加重置电压来清空。陷阱可以是金属氧化物中固有的(即，从金属氧化物的形成时就存在)或可通过掺杂而产生，且可通过掺杂和其他过程而增强。例如，铪原子层可包括可形成陷阱的氧或铪空隙或者氧或铪填隙子，该陷阱可用于创建渗流路径以及改变铪原子层的传导率。

[0049] 金属氧化物可包括作为用于形成金属氧化物的过程的结果的缺陷。换句话说，缺陷可在金属氧化物中固有存在。例如，物理汽相沉积(PVD)过程和原子层沉积(ALD)过程沉积了总是具有一些不完善或瑕疵的层。这些不完善在金属氧化物中可一般地称为缺陷。缺陷可用于产生通过将电压脉冲施加到金属氧化物来填充或清空的局部的电荷差异。缺陷还可通过掺杂来产生，这在以下被更加详细地解释。其他的过程(例如退火)可用于改变和/或增强金属氧化物的缺陷，以改进阻变特性。

[0050] C.缩放和带隙

[0051] 图3A-3C是示出了对于本文中所描述的存储器元件中使用的若干材料系统的金属氧化物层的厚度和作为结果的设置电压、重置电压和导通/关闭电流的比之间的关系的图。这些图示出了包括两个电极和分布在该两个电极之间的单层金属氧化物的存储器元件的特性。如图3A中所见，对于包括氧化铪302、氧化铝304或氧化钽306的存储器元件，设置电压随着(即，依赖于)厚度而增加，且在一些实施方式中，并对于这些材料，在存储器元件中对于每一百埃的金属氧化物层厚度具有至少一伏(V)设置电压。在一些实施方式中，金属氧化物层的厚度增加设置电压增加至少1V。类似地，如图3B中所示出，氧化铪322、氧化铝324或氧化钽326的重置电压也取决于厚度。因此这些数据支持这些材料的体控制设置/重置机制，因为线性关系表明了整个金属氧化物的体的渗流路径的形成。换句话说，对于较厚的材料，需要更大的电压来填充陷阱。

[0052] 氧化铪(5.7电子伏特(eV))、氧化铝(8.4电子伏特(eV))和氧化钽(4.6eV)都具有大于4eV的带隙，而氧化钛(3.0eV)和氧化铌(3.4eV)具有小于4eV的带隙。其他的可用于本文中所描述的各种实施方式的更高的带隙金属氧化物包括氧化钇和氧化锆。如图3A和3B中所示，氧化钛308和氧化铌310的设置电压以及氧化钛328和氧化铌330的重置电压不随厚度增加。因此，较高带隙(即，大于4eV的带隙)金属氧化物显示出了体介导转换和可调整的设置电压和重置电压。换句话说，设置电压和重置电压可通过减小高带隙金属氧化物例如氧化铪的厚度来减小。因此，对于较小的设备，设置电压和重置电压可被降低。

[0053] 图3C示出了ION/IOFF比和金属氧化物层的厚度之间的关系。具有大于4eV的带隙的金属氧化物(即，氧化铪342、氧化铝344和氧化钽346以及其他的较高的带隙材料例如氧化锆和氧化钇)示出了ION/IOFF比和厚度之间的缩放关系。另外，对于增加的带隙，ION/IOFF比增加。相反地，具有小于4eV的带隙的材料(即，氧化钛348和氧化铌350)显示了独立于氧化物厚度的ION/IOFF比。另外，较高带隙的材料一般具有较高的ION/IOFF比，其改进了区分存储器元件的关闭状态和导通状态的能力。

[0054] 图3D是示出了用于本文中所描述的存储器元件的金属氧化物的非金属特性的图360。图360示出了高带隙(即大于4eV)氧化物层随温度的下降而增加的电阻率，这是非金属材料的特性。图360示出了x轴的电压与y轴的电流的关系的扫描。如在300开(K)的温度所作的测量362所见，其示出了最大的电流输出，且因此有最低的电阻率。在
250K所作的测量364、在150K所作的测量366、在100K所作的测量368、在60K所作的测量370、在50K所作的测量372以及在10K所作的测量374示出了当温度降低时增加的电阻率(即较低的电流)。这是非金属材料的特性；本文中所描述的一些实施方式包括显示非金属转换机制的金属氧化物。

[0055] IV.存储器元件结构

[0056] A.设计的考虑

[0057] 一般地，如以上所述，阻变存储器元件从低电阻状态转换到高电阻状态，以及从高电阻状态转换到低电阻状态。又如以上所述，一些实施方式中的所期望的阻变存储器元件具有低的设置电压和重置电压以及高的ION/IOFF比。用于完成这些目标的材料系统包括金属氧化物，其：

[0058] 1.显示体介导转换

[0059] 2.包括具有大于4电子伏特(eV)的带隙的基础金属氧化物

[0060] 3.对于每一百埃的基础金属氧化物厚度具有至少一伏特的设置电压[0061] 4.在存储器元件的关闭状态下，对于每二十埃的基础金属氧化物厚度，具有在0.5V下测量的每平方厘米小于40安的漏电流密度

[0062] 其他的设计考虑可包括在单层(共沉积)或多层(叠层)中使用多于一种金属氧化物、使用具有不同功函数的电极、使用至少一个贵金属电极、使用具有不同带隙的不同的金属氧化物以及使用低漏材料。关闭电流与材料的漏电和设备的大小有关。一般地，漏电应当足够低，以使得关闭电流保持足够低，以保证导通电流和关闭电流之间有足够的分离(即，足够高的ION/IOFF比)。漏电与IOFF有关，在本文中所描述的存储器元2
件的关闭状态中，在0.5V测量的每氧化物厚度40A/cm 的漏电给出了足够低以提供足够高的ION/IOFF比的关闭电流。

[0063] B.材料

[0064] 1.金属氧化物

[0065] 在存储器元件中用作基区层以及使用依照本发明的实施方式的体介导转换机制的具体金属氧化物包括氧化铪、氧化铝、氧化钽、氧化锆以及氧化钇。这些金属氧化物具有大于4eV的带隙的金属氧化物，表明它们更加绝缘且因此具有较高的电阻率。如关于图3A-3C所解释的，较高的带隙(即，大于4eV)金属氧化物还允许设置电压关于金属氧化物厚度的缩放。

[0066] 这些氧化物可彼此掺杂以及另外地，例如，与氧化钪、氧化钇和氧化镍掺杂。其他的掺杂物可包括稀土金属例如镧、铈、镨、钕、钆、铒、镱和镥和其氧化物。另外的掺杂物可包括铪、铪氧化物、氧化钛、氧化铌、氧、硅、氧化硅、氮、氟、铬和铬氧化物。

[0067] 掺杂物可通过考虑可产生缺陷的可能的氧化态来选择。例如，铪原子可具有+4 +3+4(Hf )氧化态，铝原子可具有+3(Al )氧化态。氧化铝可被掺杂到氧化铪中，以通过
1-
产生置换缺陷导致电荷的不平衡，在此处铝原子替代铪原子(即，AlHf )，且铪原子代替
1+
铝原子(即，HfAl )亦可。这些缺陷允许在金属氧化物的体内形成渗流路径。

[0068] 用于选择掺杂物的另一个标准可以是掺杂物的价带(例如对于p型掺杂物)或导带(例如对于n型掺杂物)与金属氧化物的价带或导带之间的差异。在一些实施方式中，大于50meV的价带之间的差异可提供在体中形成更深的和更容易获得的陷阱的深层掺杂。

[0069] 根据一些实施方式，掺杂物可以是与掺杂物所掺杂的金属氧化物中相同的金属。例如，氧化铪层可被掺杂进铪离子。例如，可使用植入的方法来进行掺杂。根据被植入的离子和金属氧化物的厚度，植入能量一般可在0.5keV到10keV的范围内。这个掺杂可改进存储器元件的生产。

[0070] 掺杂可等价地(isovalently)或异价地(aliovalently)进行，且可通过相互扩散、植入或共沉积来执行。例如，掺杂可通过沉积两层金属氧化物(例如，氧化铪和氧化铝，或者氧化铪和氧化钛)的相互扩散的方式来执行。然后这些层可通过例如快速热退火(RTA)、快速热氧化(RTO)或合成气体退火的方式被热处理。热处理导致材料间的缺陷类(defect species)相互扩散、产生可作为陷阱状态起作用的局部电荷差。

[0071] 选择金属氧化物的另一个标准可以是具有金属氮化物电极和邻接该金属氮化物电极的金属氧化物。形成金属氧化物和金属氮化物的金属是相同的。例如，存储器元件可被形成为具有氮化钛电极和邻接该氮化钛电极的氧化钽层。例如，这用来稳固界面。存储器元件还可以用堆叠或共沉积的方式包括其他的金属氧化物(例如，氧化铝或氧化铪)。

[0072] 在另一个实施方式中，两种金属氧化物可被堆叠成层，以调整对存储器元件102的电流的影响。第一金属氧化物可具有比第二金属氧化物材料小的导通电流，且第二金属氧化物材料可具有比第一金属氧化物材料低的关闭电流。在这些实施方式中，存储器元件102可具有第二金属氧化物的较低的关闭电流、以及第一金属氧化物材料的较低的导通电流，以使得存储器元件102与其他的设备元件例如与存储器元件串联的二极管或晶体管相兼容。

[0073] 2.电极

[0074] 电极材料可包括硅、硅化物、氮化钛(TiN)、铂、镍、铱、氧化铱、氮化钽、钌和氧化钌。电极还可以是合金例如钌钛合金或镍钛合金。根据一些实施方式，一个电极可以是较高功函数的材料，且另一个电极可以是较低功函数的材料。例如，在一个实施方式中，至少一个电极是高功函数的材料例如贵金属或近贵金属(即，形成氧化物时具有低绝对值(即，负的或正的)的自由能量变化(|ΔG|)的金属)。贵金属或近贵金属可包括镍、铱、氧化铱、铂、钌和氧化钌。另一个电极可以是低功函数的材料例如氮化钛，或也可以是贵重材料或近贵重材料。在一些实施方式中，具有较高功函数的电极上的重置脉冲是正脉冲(即，较高功函数的电极是存储器元件的阳极)。

[0075] 在另一个实施方式中，电极可以是包括一种或多种不同材料的多层电极。例如，电极可包括一层钌和氧化钌、或一层铱、氧化铱、或覆盖有一层钨、钨碳氮化物或钨碳的铂。另一个可能的多层电极是氮化钽/镍/氮化钽叠层。在一些配置和实施方式中，多层电极可用于改进粘合特性和存储器元件的性能。

[0076] C.单层氧化物

[0077] 图4A示出了依照各个实施方式的示例性存储器元件102-4A。如以下所述，存储器元件102可能有各种不同的配置；图4A中示出的存储器元件102-4A是可用于存储器阵列100的存储器元件102的一个例子。

[0078] 存储器元件102-4A包括两个电极402和404。电极402和404可使用任何适当的过程例如PVD、CVD、ALD等形成，且可具有适当的厚度，例如

[0079] 在一些实施方式中，底部电极402接近在其上形成存储器元件102-4A的基底。顶部电极404远离基底。虽然“底部”和“顶部”用于描述一些系统的电极，应理解存储器元件102-4A可处于相对于基底、信号线、字线和位线、或存储器阵列100的其他组件的任何方位，且存储器元件102-4A可以通过与所示出的相反的顺序形成。

[0080] 在一些实施方式中，底部电极402可包括硅、硅化物或氮化钛电极。顶部电极可包括较高的功函数材料(例如，贵金属或近贵金属)例如铂、镍、铱、氧化铱、钌、氧化钌、氮化钛、氮化钽、钌钛合金或镍钛合金，或可以是多层电极例如氮化钛/镍/氮化镍电极。

[0081] 电极402和404可邻近或以其他方式与信号线104和106电联通。信号线104和106可以是任何导体例如钨、铝或铜。

[0082] 金属氧化物406在电极402和404之间。存储器元件102-4A可被描述为MIM叠层。在一些实施方式中，金属氧化物406可被描述为过渡金属氧化物，且可以是二元金属氧化物、三元金属氧化物，或以上所描述的材料的一些其他组合。金属还可使用任何适当的技术包括干化(CVD、ALD、PVD、PLD、蒸发)和湿化(无电沉积、电化学沉积)技术来沉积。如果金属氧化物是二元或三元金属氧化物，金属氧化物406可以是共沉积的(例如，使用ALD或CVD共溅镀的或共注入的，见图6)。电极402和404和金属氧化物406是图1中示出的存储器元件102的层108。

[0083] 1.设置和重置脉冲

[0084] 金属氧化物406如以上所述使用体介导转换机制。在一个实施方式中，电极404接地，且电压脉冲施加到电极402。在单极的实施方式中，例如，设置脉冲408和重置脉冲410都是负的。在双极的实施方式中，设置脉冲412是正的，而重置脉冲414是负的。可选地，电极402接地，且脉冲被施加到电极404。在可选的实施方式中，对于单极转换，施加到电极404的设置电压和重置电压脉冲两者都是正的。在双极的实施方式中，设置电压是负的且重置电压是正的。

[0085] 在本文中，对于重置电压脉冲来说为正的电极被描述作为阳极。阳极对于重置是正的，且可对于设置是正的(对于单极的实施方式)或者对于设置是负的(对于双极的实施方式)。一般地，设置电压和重置电压可具有相同的相对极性(单极)或者具有不同的相对极性(双极)。

[0086] 2.渗流路径

[0087] 在一些实施方式中，渗流路径416被认为是始于电极402并向电极404伸展。对于存储器元件102，阳极是重置脉冲为正的电极(即，电极404)。在存储器元件102中，渗流路径416始于阴极，且当陷阱被填充时，在设置电压脉冲408或412存在时移向
2-
阳极。重置电压410随后中断渗流路径416。在一些实施方式中，氧气(O )缺陷可以是导致渗流路径形成的移动类(mobile species)。

[0088] 3.电流导引元件

[0089] 存储器元件102-4A(以及本文中所描述的其他存储器元件102)可包括可选的补充设备例如电流导引元件418。电流导引元件418与存储器元件102串联，且可能是例如二极管或晶体管。电流导引元件418可位于关于存储器元件102的任何位置(例如，在金属氧化物406和电极404之间)。

[0090] 4.氧化铪系统

[0091] 符合低设置、重置以及化成电压和高的导通/关闭电流比的一种系统是单层氧化铪存储器元件102-4A。一个例子是包括氧化铪基区层406、氮化钛、硅化物或硅电极402，以及贵金属或近贵金属(例如，铂、镍、铱、氧化铱、钌、氧化钌、氮化钽、钌钛合金、镍钛合金或以上描述的多层电极)电极404。层402-406可使用任何沉积技术进行沉积，例如物理汽相沉积(PVD)、原子层沉积(ALD)、化学汽相沉积(CVD)或蒸发。
在一些实施方式中ALD可用于沉积非常薄的保形层。

[0092] 图4B和4C是示出了对于准备好的多个存储器元件的关闭电流422和导通电流424和设置电压442和重置电压444的分布图420和440。氧化铪在被沉积为非晶层时包括缺陷和陷阱。缺陷响应于设置电压形成渗流路径，并响应于重置电压中断渗流路径。
准备了包括厚的氧化铪层406的存储器元件。

[0093] 存储器元件是氮化钛和铂电极之间的氧化铪层。在500W和5微米汞柱的含氧和氩的大气中使用铪靶反应溅镀来沉积氧化铪层。设备在750摄氏度(℃)退火。这些设备的ION/IOFF比显示了以低的设置电压和重置电压的良好的分离。

[0094] 5.其他的单层存储器元件

[0095] 其他的金属氧化物406可包括高的带隙材料例如氧化锆、氧化铝、氧化钇和氧化钽。金属氧化物406还可以是二元金属氧化物例如共沉积的氧化铪和氧化铝层、共沉积的氧化铪和氧化钛层、共沉积的氧化铝和氧化钛层，或者以上描述的材料的任意组合。金属氧化物406还可以是三元的、四元的等金属氧化物。

[0096] D.氧化物叠层

[0097] 1.设计

[0098] 存储器元件102还可使用多层氧化物或“叠层”来构成。氧化物的组合可用于赋予存储器元件以期望的特性。三种类型的层：基区层、掺杂层以及缺陷获取层在以下被描述。氧化物叠层在两个电极(即，MIIM或MIIIM结构)之间形成。叠层还可以可选地包括另一个电设备例如上述的电流导引元件。如以上所述，用于存储器元件102的金属氧化物可使用包括干化(CVD、ALD、PVD、PLD、蒸发)和湿化(无电沉积、电化学沉积)技术的任何适当的技术来沉积。

[0099] 包括多层金属氧化物的存储器元件102的操作一般与对于单金属氧化物层存储器元件所描述的操作相同。例如，以上描述的设置脉冲和重置脉冲以及渗流路径同等地施加于单层金属氧化物实施方式和多层金属氧化物实施方式两者中。

[0100] 一般地，氧化物叠层可用于赋予存储器元件期望的特性。例如，缺陷获取层可增加邻接电极的有效功函数，从而允许使用较低功函数的电极。在一些情况下，叠层氧化物可改进重置电压分布和隙位产生量(即，工作的存储器元件102的数量)。

[0101] i.基区层

[0102] 基区层是出现缺陷并发生体介导转换的金属氧化物层。在一些实施方式中，基2
区层是优选地在0.5V的关闭状态下测量的每的金属氧化物厚度具有小于40A/cm的漏电的高带隙(例如，大于4eV)材料，且存储器元件具有每基区层至少一伏的设置电压。在其他的实施方式中，的金属氧化物厚度的增加可导致设置电压增加
1V。

[0103] 用以产生包括陷阱的缺陷的向基区层中的掺杂一般可以是结晶的或非晶的，且可使用各种技术来执行，例如：相互扩散(例如，使用掺杂层和退火)、植入以及共沉积。非晶掺杂在有关掺杂层的部分中被进一步详细描述。

[0104] 共沉积描述了多种材料沉积在一个层上的技术。例如，氧化铪层和氧化铝掺杂物可被共沉积。在一个例子中，使用反应溅镀，铝靶和铪靶在氧和氩气中被撞击。层中的掺杂物的浓度可通过施加在掺杂物靶上的功率来确定。也可使用包括ALD共注入的其他共沉积技术。例如，使用ALD共注入，两种源金属与氧化剂共注入。另一个实施方式对基区金属氧化物利用掺杂物的相关次数的ALD沉积循环，以调整有效掺杂浓度(例如，纳米片层)。

[0105] 植入例如离子植入可用于将掺杂物引入到金属氧化物中。如果使用离子植入来执行掺杂，则掺杂物可以是以上列出的金属，而不是其氧化物。

[0106] ii.掺杂层

[0107] 掺杂层是邻接基区层的另一金属氧化物层。当叠层被退火或以其他方式被热处理(例如，快速热退火(RTA)、快速热氧化(RTO)、快速热合成气体退火(RTF))时，掺杂层扩散到基区层或与基区层相互扩散。例如，通过使用氧化铝基区层，氧化物掺杂层可在阴极和基区层之间沉积，以在基区层中产生包括置换缺陷的另外的缺陷。

[0108] 掺杂层可被选择来异价地掺杂到基区层中。例如，基区层可以是氧化铪，掺杂+4 +3 +3层可以是氧化铝。一般缺陷类的氧化铪是Hf ，一般缺陷类的氧化铝是Al 。Al 离子置+4
换氧化铪层中的Hf 离子，从而产生缺陷和陷阱。在一些实施方式中，掺杂层(例如，氧化钛)可具有与基区层相同的最普通的氧化态(例如，+4)。在这些情况下，当具有不+3
同氧化态(例如，Ti )的其他类扩散到基区层中时仍可发生异价掺杂。

[0109] iii.缺陷获取层

[0110] 缺陷获取层是存储器元件102的正电极(例如，电极406)和基区层之间的层。缺陷获取层是薄层(即，是基区层厚度的25％或更少)，其允许电极“看见”并获取基区层中的缺陷，而在一些实施方式中由于缺陷获取层的电阻率的增加而减少电流。

[0111] 在一些实施方式中，一个电极具有比其他的电极高的功函数。在这些实施方式中，缺陷获取层邻接高功函数电极。缺陷获取层可增加邻接电极的有效功函数，从而允许使用较少惰性电极或非惰性电极。

[0112] 另外地，根据所选的材料，相比于附接到基区层502的金属氧化物，电极404可能最好附接到缺陷获取层522的金属氧化物。因此，缺陷获取层522可用于材料系统，以提升存储器元件102的物理完整度。

[0113] 在另一个实施方式中，缺陷获取层可以是薄的(例如，小于或小于 )稳定的氧化物例如氧化铝。这促进了对于较高功函数电极(例如，电极404)的非惰性电极的使用。

[0114] 2.结构实施例

[0115] 图5A示出了使用依照各种实施方式的堆叠氧化物系统的存储器元件102-5A。存储器元件102-5A包括两个电极402和404，以及基区层502和掺杂层504。基区层502可以是具有大于4eV的带隙的过渡金属氧化物，例如氧化铪、氧化铝、氧化钽或本文中所描述的其他材料。掺杂层504是另一种材料，例如氧化钛、氧化钪、氧化钇、氧化铌或本文中所描述其他的掺杂材料。在一些实施方式中，掺杂层504可被选择以使得掺杂+4
层504的金属具有与基区层502不同的最普通的氧化态(例如，基区层可以是具有Hf 氧+3
化态的氧化铪，以及掺杂层可以是具有Al 氧化态的氧化铝)。掺杂层504可具有任何适当的厚度，且在一些实施方式中，可大约与基区层502的厚度相同，或可处于基区层厚度的25-200％之间、是基区层厚度的10-500％，等等，如具体的材料系统所适用的。

[0116] 存储器元件102-5A包括相互扩散的区域506。相互扩散的区域506可通过例如在十秒(s)或四小时或更长的时间内在300-1000摄氏度(℃)退火存储器元件102-5A来形成。退火导致晶体结构中的导通的类的迁移，从而形成或加深可用于形成渗流路径的缺陷和陷阱。

[0117] 图5B示出了包括缺陷获取层522的存储器元件102-5B。缺陷获取层522是一薄层材料(例如，小于基区层502的厚度的25％)，其可用于提供对基区层502中的缺陷的获取并增加电极404的有效功函数。缺陷获取层522的材料可从与掺杂材料相同的组中选择，例如氧化钛、氧化铌、稀土氧化物等。例如，基区层502可以是的氧化铪或氧化铝层，而缺陷获取层522是的氧化钛层。缺陷获取层522还可用来以与掺杂层504相似的方式掺杂基区层502。

[0118] 图5C示出了包括掺杂层504、基区层502和缺陷获取层522的存储器元件102-5C。三个层系统可使用所选择的材料从掺杂层504掺杂到基区层502，从而在基区层502中产生缺陷，并增加电极404的有效功函数。在一些实施方式中，相同的材料可用于缺陷获取层522和掺杂层504。

[0119] 3.材料系统实施例

[0120] i.氧化铪和氧化铝

[0121] 根据一个实施方式，存储器元件102-5A可使用第一个电极402和第二电极404来产生，所述第一个电极402是氮化钛、硅、硅化物、或贵金属、氧化铪基区层502、氧化铝掺杂层504，所述第二电极404是贵金属或近贵金属例如铂、铱、氧化铱、钌或氧化钌。在这个系统中，另外的缺陷可通过相互扩散以及异价地将铝置换地非晶掺杂到氧化铪层中的方式产生。铪和铝的不同氧化态产生缺陷，该缺陷在体介导转换机制中起介导作用。

[0122] ii.氧化铪和氧化钛

[0123] 根据另一个实施方式，存储器元件102-5A可使用第一个电极402和第二电极404产生，所述第一个电极402是氮化钛、硅、硅化物、或贵金属、氧化铪基区层502、氧化铝掺杂层504，所述第二电极404是贵金属或近贵金属例如铂、铱、氧化铱、钌或氧化钌。

[0124] 在这个系统中，氧化钛掺杂层504的电阻率大于氧化铪基区层502的电阻率。氧化钛掺杂层504的增加的电阻率减小了对存储器元件102-5A的导通电流的影响，这在一些实施方式中可保护存储器元件和任何电流导引设备(例如，晶体管或二极管)。

[0125] iii.氧化铝和氧化钛

[0126] 根据一个实施方式，存储器元件102-5B可使用氮化钛、硅、硅化物，或贵金属电极402、氧化铝基区层502、氧化钛缺陷获取层522、以及铂、铱、氧化铱、钌、氧化钌或其他的贵金属电极404产生。可选地，电极可以是非贵金属材料例如氮化钛或氮化钽。氧化钛缺陷获取层522增加电极404的有效功函数，从而使能较少惰性电极404。

[0127] 根据另一个实施方式，存储器元件102-5C可使用以上的相同的设置产生并增加氧化钛掺杂层504。这个存储器元件包括掺杂所使用的掺杂层504以及获取缺陷并降低有效功函数所使用的缺陷获取层522两者。根据进一步的实施方式，存储器元件102-5A可使用氧化铝基区层502和氧化钛掺杂层504来产生。

[0128] iv.其他的材料系统

[0129] 材料的各种其他组合可通过使用补充的材料来产生。例如，基区层可以是任何过渡金属氧化物，其具有大于4eV的带隙、每厚度大于1V的设置电压、以及在处2
于关闭状态时在0.5V时每的金属氧化物小于40A/cm 的漏电流密度。例子包括氧化铪、氧化铝、氧化钽以及氧化锆。其他的层还可以是过渡金属氧化物，例如氧化钛或氧化铌。也可选择其他的层，因为它们是显示出高的电阻率或其他的期望的特性的材料。
一些其他的例子包括氧化钛/氧化铪/氧化钛叠层、氧化铪/氧化钇叠层，以及氧化钇/氧化铪/氧化钇叠层。

[0130] 其他的特性也可用于确定存储器元件的构成。例如，存储器元件102-5A可具有一种金属氧化物的基区层502以及不同的金属氧化物的掺杂层504。例如，基区层502可具有大于四电子伏特的带隙，且掺杂层504可以异价地掺杂到基区层502中。当选择金属氧化物时，另一个考虑因素可能是金属氧化物的电子亲和性。例如，基区层502可具有比掺杂层504高的电子亲和性。

[0131] v.存储器元件形成

[0132] 图6是描述了用于形成存储器元件的过程600的流程图。过程600是用于形成以上所描述的存储器元件的技术的一般描述。过程600描述了用于形成一般包括两个电极和布置在该两个电极之间的一层或多层金属氧化物的多层存储器元件102的技术。虽然描述了某些处理技术和规范，但应理解，也可使用本文中所描述的技术的修改和各种其他技术。

[0133] 在操作602中，第一个电极被形成。第一个电极可在基底上形成，例如，可包括其上已经形成的一层或多层的硅基底。第一个电极可在单条线例如位线或字线上形成。第一个电极可以是硅、硅化物、氮化钛或其他适当的材料。在一个例子中，氮化钛电极使用PVD或以上描述的另一过程形成。例如，第一个电极可通过在150-1500W用2-10微米汞柱的压力以大约的沉积速度撞击金属靶来溅镀。这些规范被作为例子给出，该规范可根据要沉积的材料、用于沉积材料的工具以及期望的沉积速度而变化很大。撞击的持续时间可确定电极的厚度。其他的处理技术例如ALD、PLD、CVD、蒸发等还可用于沉积第一个电极。在一些实施方式中，第一个电极与信号线104或106中的一个接触。第一个电极可具有例如的厚度。

[0134] 在操作604中，确定要沉积的层是否要被共沉积(即，在相同层中沉积两种或多种金属)。如果层要被沉积，在操作606中，层在第一个电极或另一个氧化物层上被共沉积。例如，使用PVD，一层氧化铪和氧化铝可在含氧的大气中用铪靶和铝靶或氧化铪靶和氧化铝靶使用共溅镀安排来共沉积。作为另一个例子，使用ALD、铪前体和铝前体可按期望的比例被共注入到ALD室，以共沉积金属氧化物层或通过纳米层形成。在操作604中如果确定所述层不被共沉积，则过程600继续至操作608。

[0135] 在操作608中，单层金属氧化物在第一个电极或另一氧化物层上形成。例如，单层金属氧化物可以是使用PVD形成的氧化铪层。所述层可以是在100-1000瓦(W)的功率下，在20-60％的氧的大气中以的沉积速度用金属铪靶使用反应溅镀形成的层。应理解对于溅镀的规范可根据所使用的工具和所期望的沉积速度而变化很大，且这些规范仅作为例子被给出。在其他的实施方式中，可使用氧化铪靶，且可形成不同的厚度。在进一步的实施方式中，ALD可用于例如使用铪前体例如四(二乙基氨)铪(TDEAHf)、四(二甲氨基)铪(TDMAHf)、四(乙基甲基氨基)铪(TEMAHf)或氯化铪(HfCl4)和适当的氧化剂例如水、氧等离子体或臭氧来形成氧化铪层。也可使用其他的沉积技术例如PLD、CVD或蒸发。这些沉积技术还可用于沉积本文所描述的其他的金属氧化物(例如，氧化钛、氧化钽、氧化铝等)。用于沉积这些材料的规范根据所使用的工具和材料来沉积。在操作610中，如果要沉积另外的金属氧化物层，过程600返回操作604。如果没有更多的技术氧化物层要沉积，过程600继续进行到操作612。在操作612中，第二电极在金属氧化物层上被沉积。根据一些实施方式，上电极可以是使用PVD、ALD、CVD、PLD、蒸发或其他适当的技术沉积的贵金属或近贵金属例如铱、氧化铱、铂、钌或氧化钌。铂PVD上电极可使用PVD通过在100-500W用2-10微米汞柱的压力以的沉积速度溅镀金属靶来沉积。溅镀的持续时间决定电极的厚度。如以上所提到，应理解用于执行沉积的规范取决于要沉积的材料、所期望的沉积速度、所使用的工具以及其他因素。

[0136] 虽然本文描述了某些操作机制，应理解各种实施方式不受这些操作机制的理论约束。另外，虽然前述的例子为了清楚理解的目的被相当详细地描述，但是本发明不限于所提供的细节。有很多可选的方式来实现本发明。所公开的例子是说明性的而不是限制性的。

[0137] VI.结论

[0138] 以下描述的是权利要求部分未被具体要求权利的进一步的示例性实施方式，但是，所述应用保留在任何适当的时间包括权利要求部分中的这些实施方式的权利。

[0139] 在本发明的一方面，非易失性阻变存储器元件包括第一电极、第一电极上的第一金属氧化物、第一电极上的第二金属氧化物(其中第一金属氧化物与第二金属氧化物不同)、第一金属氧化物和第二金属氧化物上的第二电极，其中存储器元件显示体介导转换，其中第一金属氧化物的第一带隙与第二金属氧化物的第二带隙不同，且其中存储器元件从低电阻状态转换到高电阻状态，以及从高电阻状态转换到低电阻状态。第一金属氧化物和第二金属氧化物可包括一层。如果第一金属氧化物和第二金属氧化物包括一层，则第一金属氧化物和第二金属氧化物可在第一电极上被共沉积。如果第一金属氧化物和第二金属氧化物包括一层，则第一金属氧化物可被植入第二金属氧化物层。如果需要，第二金属氧化物可包括第一电极上的第二层，而第一金属氧化物包括第二层上并在第二电极下方的第一层。如果第二金属氧化物包括第一电极上的第二层，则第二层可以异价地掺杂到第一层中。如果第二金属氧化物包括第一电极上的第二层，则第一金属氧化物可显示体介导转换机制。

[0140] 在本发明的一个方面，非易失性阻变存储器元件包括第一电极、第一电极上的第一金属氧化物、第一金属氧化物上的第二金属氧化物(其中第二金属氧化物包括与第一金属氧化物不同的金属)、第二金属氧化物上的第二电极，其中第二金属氧化物显示体介导转换，其中第二金属氧化物的带隙大于四电子伏特(eV)，其中第一金属异价地掺杂第二金属氧化物，且其中存储器元件从低电阻状态转换到高电阻状态以及从高电阻状态转换到低电阻状态。如果需要，第一电极可以是氮化钛，第一金属氧化物可以是氧化钛，第二金属氧化物可以是氧化铪，且第二电极可以是铂。另外，第一电极可从由氮、硅和硅化物组成的组中选择，第一金属氧化物可从由氧化钛、氧化铌和氧化钽组成的组中选择，第二金属氧化物可从由氧化铪、氧化铝以及氧化钽组成的组中选择，且第二电极可从由铂、铱、氧化铱以及氮化钛组成的组中选择。在进一步的实施方式中，存储器元件还可在第二电极和第二金属氧化物之间包括第三金属氧化物。如果存储器元件包括第三金属氧化物，第三金属氧化物的厚度可小于第二金属氧化物的厚度的25％。如果存储器元件包括第三金属氧化物，则第三金属氧化物可包括缺陷获取层。

[0141] 在本发明的一个方面，非易失性阻变存储器元件包括具有第一功函数的第一电极、第一电极上的第一金属氧化物、第一金属氧化物上的第二金属氧化物(其中第二金属氧化物具有比第一金属氧化物高的电子亲和性)、第二金属氧化物上的第二电极，其中第二电极具有大于第一电极的第一功函数的第二功函数，且其中存储器元件从低电阻状态转换到高电阻状态以及从高电阻状态转换到低电阻状态。如果需要，第一金属氧化物可显示体介导转换。另外，第二金属氧化物可以是缺陷获取层。另外，第二金属氧化物的厚度可小于第一金属氧化物的厚度的25％。另外，如果存储器元件包括缺陷获取层，则第一金属电极可将接收负脉冲以转换存储器元件，且第二金属电极可接收正脉冲以转换存储器元件。在一个实施方式中，第一金属电极可以是氮化钛，第一金属氧化物可以是氧化钛，第二金属氧化物可以是氧化铪，第二金属电极可以是铂。在另一个实施方式中，第一金属电极可以是氮化钛，第一金属氧化物可以是氧化铝，第二金属氧化物可以是氧化钛，第二金属电极可以是铂。另外，第一金属电极可从由氮化钛、硅和硅化物组成的组中选择，第一金属氧化物可从由氧化铪、氧化铝、氧化钽、氧化锆以及氧化钇组成的组中选择，第二金属氧化物可从由氧化铪、氧化铝、氧化钽、氧化锆和氧化钇组成的组中选择，而第二电极可从由铂、铱、氧化铱和氮化钛组成的组中选择。

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非易失性阻变存储器

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