[0002] 本申请要求2012年3月21日提交的美国临时申请序列号为61/613，630的权益，其全部内容通过引用结合于本文。
技术领域
[0003] 本
发明一般地涉及
半导体装置领域并且具体地涉及三维垂直NAND串和其它三维装置及其制造方法。
背景技术
[0004] 图1A和1B中描述了
现有技术中三维垂直NAND串的示例。图1A所示的装置是现有技术中所已知的万亿比特单元阵列晶体管(terabit cell array transistor，“TCAT”)阵列。它在垂直NAND闪存串中包括通过栅极替换工艺而形成的镶嵌的金属栅极SONOS型单元(见Jang，et al.，“Vertical cell array using TCAT(Terabit Cell Array Transistor)technology for ultra high density NAND flash memory，”2009 Symposium on VLSI Technology Digest of Technical Papers，pages 192-193，June 16 2009，Honolulu，Hawaii，其全部内容通过引用结合于本文)。
[0005] 图1B 所 示 的 装 置 是 现 有 技 术 所 已 知 的 Pipe-shaped Bit Cost Scalable(“P-BiCS”)快闪
存储器(见Katsumata，et al.，“Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices，”2009 Symposium on VLSI Technology Digest of Technical Papers，pages 136-137，June 16 2009，Honolulu，Hawaii，其全部内容通过引用结合于本文)。
发明内容
[0006] NAND装置至少具有垂直NAND串的3x3阵列，其中控制栅极
电极在阵列中是连续的并且在阵列中没有气隙或
电介质填充的沟槽。NAND装置通过下面方式形成：首先形成具有分开的下选择栅极的下选择栅极层级，然后形成包含多个NAND串部分的多个存储装置层级，并且然后在存储装置层级上形成具有分开的上选择栅极的上选择栅极层级。
附图说明
[0007] 图1A、2A和2B是现有技术中NAND存储装置的侧截面示意图。图1B是现有技术中NAND存储装置的立体截面示意图。图2C是现有技术中NAND存储装置的俯视截面示意图。
[0008] 图3A和3B是本发明
实施例的NAND存储装置的侧截面示意图。图3C是图3A和3B中装置的俯视截面示意图。
[0009] 图4A是本发明实施例的NAND存储装置的侧截面示意图。图4B是图4A中装置的俯视截面示意图。
[0010] 图5A和5B是本发明实施例中NAND存储装置的下选择栅极装置层级沿图5C中的线A-A’和B-B’相互垂直的侧截面示意图。图5C是图5A和5B的装置俯视截面示意图。
[0011] 图6A、6B、6C和6D是制造本发明实施例的NAND存储装置的下选择栅极装置层级的方法步骤的侧截面示意图。
[0012] 图7、8、9和10是制造本发明实施例的NAND存储装置的存储装置层级的方法步骤的侧截面示意图。
[0013] 图11A和11B是本发明实施例的NAND存储装置的上选择栅极装置层级沿图11C中的线A-A’和B-B’的相互垂直的截面示意图。图11C是图11A和11B中装置的俯视截面示意图。
[0014] 图12A和12B分别是本发明实施例的NAND存储装置中对应下和上选择栅极装置层级的侧截面示意图。
[0015] 图13A和13B是本发明其它实施例中的NAND存储装置的侧截面示意图。
[0016] 图14A是现有技术装置的俯视截面示意图，并且图14B和14C是根据本发明实施例的NAND存储装置的俯视截面示意图。
[0017] 图14D和14E是本发明实施例的NAND存储装置的分别沿图14C中的线A-A’和B-B’的侧截面示意图。
[0018] 图15A至15Q是制造图14C所示的NAND存储装置的方法步骤的俯视图，并且图16A至16Q是对应于图15A至15Q中所示的制造NAND存储装置方法的对应步骤的沿图14C中线B-B’的各个侧截面示意图。
具体实施方式
[0019] 本
发明人意识到由于相邻的垂直NAND串之间存在沟槽，TCAT和P-BiCS两者都具有低于最优
密度的密度。例如，如图1A所示和图2A所示意示出的，每个TCAT NAND串180通过字线切口或沟槽86与相邻的串分开。TCAT中的底部源极选择栅极(SGS)装置在从堆叠金属层的底部开始构建的下选择栅极电极之间需要切口空间或沟槽86。此外，源极线102的形成过程和p阱300
接触在TCAT装置中需要额外的空间。
[0020] 同样地，如图1B所示和图2B示意性示出的，每个U形(也称为管状)P-BiCS NAND串180在选择栅极61以及U形
沟道1的翼或臂之间需要狭缝沟槽86A，其中该U形沟道1在上源极线102和位线202之间延伸。此外，如图2B所示，相邻U形NAND串180也通过字线切口或沟槽86B相互分开以不丢失有效空穴并减少字线Rs。图2C中示出了填充的存储孔(filled memory holes)84(例如，包含NAND串沟道1以及膜13，膜13包含隧道电介质、电荷存储区域和阻挡电介质)和在TCAT和P-BiCS装置中的沟槽86的俯视图。为了清晰起见，将控制栅极从图2C中省略，并且图的底部示出了在去除牺牲材料时防止装置层级坍塌在彼此上的
支撑柱88。使得沟道在两个相邻的填充的存储孔之间具有比预期更大的
节距(例如，约为150nm的节距)，并且使阵列效率降低多于50％。
[0021] 本发明人意识到可以去除在垂直NAND串的阵列中的字线(即，控制栅极)沟槽或切口86以提高装置密度并且减小填充的存储孔84的节距。实施例包括单片三维NAND串以及制造具有至少一个3x3阵列的垂直NAND串的三维NAND装置的方法，其中垂直NAND串的控制栅极电极在阵列中是连续的并且在阵列中没有气隙或电介质填充的沟槽86。NAND装置通过下面方式形成：首先形成具有分开的下选择栅极的下选择栅极层级，然后形成包含多个NAND串部分的多个存储装置层级，并且然后在存储装置层级上形成具有分开的上选择栅极的上选择栅极层级。
[0022] 图3A、3B、3C、4A和4B示出了小型垂直NAND(“CVNAND”)装置的实施例。图3A示意性地示出了整个CVNAND装置的侧截面示意图，包括位于图4A所示的存储装置层70之下和之上的下50和上60选择栅极装置层级。图3B示意性地示出了存储层级70和一个CVNAND阵列的选择栅极装置层级50、60的侧截面示意图，并且图3C示意性地示出了填充的存储孔84和支撑柱88的
位置的俯视图。图4A示出了在一个NAND串阵列中的存储装置层级70(例如，包含控制栅极电极/字线的层级)的侧截面示意图。图4B示意性地示出了每个阵列区
块中连续控制栅极电极3和填充的存储孔84之间位置关系的俯视截面示意图。
[0023] 在一实施例中，NAND串可以形成有垂直沟道。一方面，如图3B、3A和4B所示，垂直沟道1具有实心柱的形状。在此方面，整个沟道包含半导体材料。另一方面，如图4A所示，垂直沟道具有中空的圆柱形。在此方面，垂直沟道包括由半导体沟道1壳围绕的非半导体的芯2。芯可以不填充或用诸如
氧化
硅或氮化硅的绝缘材料填充。
[0024] 在某些实施例中，单片三维NAND串180包含半导体沟道1，半导体沟道1具有至少一个端部，该至少一个端部大体上垂直于衬底100的主表面100a延伸，如图3A和3B所示。例如，半导体沟道1可以为柱形并且整体柱形的半导体沟道大体上垂直衬底100的主表面
100a延伸。在这些实施例中，装置的源极/漏极电极可以包括下电极102(例如，在半导体衬底100的主表面100a中的重掺杂的半导体区域源极电极)，其设置在与掺杂的源极区域
103接触的半导体沟道1之下；以及上电极202(例如，位线)，其形成在半导体沟道1中的掺杂的漏极区域203之上，如图3A所示。下电极102与图3A所示的视图之外的金属互连接触或者与阵列下方的
电路的金属线接触。因此，漏极/位线电极202从上方与柱形的半导体沟道1(通过漏极区域203)接触，并且源极电极102从下方与柱形的半导体沟道1(通过源极区域103)接触。
[0025] 衬底100可以是任何现有技术中已知的半导体衬底，诸如
单晶硅，诸如硅-锗或硅-锗-
碳的IV-IV族化合物，III-V族化合物，II-VI族化合物，
覆盖于这样衬底的
外延层，或者诸如氧化硅、玻璃、塑料、金属或陶瓷衬底的其它半导体或非半导体材料。衬底100可以包括制造在其上的集成电路，诸如存储装置的驱动电路。
[0026] 任何合适的半导体材料可用于半导体沟道1，例如硅，锗，硅锗，锑化铟，或者诸如III-V或II-VI族的半导体材料的其它化合物半导体材料。半导体材料可以是非晶形体、多晶体或单晶体。半导体沟道材料可以由任何合适的沉积方法形成。例如，在一个实施例中，半导体沟道材料通过低压
化学气相沉积(LPCVD)法沉积。在其它某些实施例中，半导体沟道材料可以是通过使初始沉积的非晶半导体材料再结晶而形成的再结晶的多晶半导体材料。
[0027] 图4A中的绝缘填料材料2可以包含任何电绝缘材料，诸如氧化硅、氮化硅、氮氧化硅或者其它绝缘材料。
[0028] 每个单片三维NAND串180还包括多个控制栅极电极3，如图4A-4B所示。控制栅极电极3可以包括大体上平行衬底100的主表面100a延伸的带状部分。如图4B所示，当从顶部观察时，控制栅极电极3包括除了存储孔84之外都连续的“网”，该存储孔84由沟道1、可选的隧道电介质11、电荷存储区域9、阻挡电介质7和可选的绝缘填料2完全填充。换句话说，控制栅极电极3可以认为是其开口全部被填充的网。
[0029] 多个控制栅极电极3至少包含位于第一装置层级(例如，装置层A)的第一控制栅极电极3a以及位于第二装置层级(例如，装置层B)的第二控制栅极电极3b，其中第二装置层级位于衬底100的主表面100a之上和装置层级A之下，如图4A和3A所示。控制栅极的材料可以包括本技术领域已知的任何一种或多种合适的导体或半导体控制栅极材料，诸如掺杂的
多晶硅或者诸如钨、
铜、
铝、钽、
钛、钴、氮化钛的金属或其
合金。例如，在某些实施例中，优先选择钨以允许利用“后栅极”工艺的方便实施，下文中将参照图7-10进行描述。
[0030] 如图3A、4A和4B所示，第一控制栅极电极3a和第二控制栅极电极3b在阵列中是连续的，因此这些电极在阵列中没有气隙或电介质填充的沟槽。图4B示出了两个位于第一装置层级A的控制栅极电极3aL和3aR(例如，左电极和右电极)。每个电极在示例性4x3的填充的存储孔84阵列的周围形成连续的网。每个电极3aL和3aR分别与阵列区块的字线200L和200R接触。阵列区块包括通过其各控制栅极电极(例如，3aL)连接至公共字线(例如，200L)的多个阵列(例如，多个4x3阵列)。为清晰起见，在图4B中仅示出了一个通过对应的控制栅极电极连接至每个字线的阵列。但应理解的是，图4B中所示的图案沿字线重复。因此，每个阵列位于对应的阵列区块中，其中在装置层级A的一个区块中的左控制栅极电极3aL与在同层级A的相邻阵列区块中的右控制栅极电极3aR通过气隙(如果狭缝沟道81未填充)或电介质填充的沟槽81相互分开。相同的构造应用在图4A和3A所示的其它存储层级中。
[0031] 阻挡电介质7邻近控制栅极3设置并可以由控制栅极3围绕。阻挡电介质7可以包括分别与多个控制栅极电极3的对应的一个接触的多个阻挡电介质片，如图4A、3A和4B所示。例如，位于装置层级A的第一电介质片7a和位于装置层级B的第二电介质片7b分别与控制电极3a和3b接触，如图4A所示。在某些实施例中，多个阻挡电介质片7的每一个的至少一部分在相邻两个NAND串之间围绕控制栅极电极3的顶部、底部和两边的部分，如图4A和3A所示。
[0032] 装置还包括位于沟道1和阻挡电介质7之间的多个电荷存储区域9。类似地，多个离散的电荷存储区域9至少包括位于装置层级A的第一离散电荷存储片9a和位于装置层级B的第二离散电荷存储片9b，如图4A所示。
[0033] 隧道电介质11位于多个电荷存储区域9的每一个与半导体沟道1之间。阻挡电介质7和隧道电介质11可以独立地从任何一种或多种相同或不同的电绝缘材料中选择，其中电绝缘材料为诸如氧化硅、氮化硅、氮氧化硅或其它绝缘材料。
[0034] 电荷存储区域9可以包括导体(例如，金属或金属合金诸如钛、铂、钌、氮化钛、氮化铪、氮化钽、氮化锆，或者金属硅化物，诸如硅化钛、硅化镍、硅化钴或其组合物)或半导体(例如，多晶硅)浮置栅极、导电
纳米粒子或者电荷存储介电层或片(例如，氮化硅或其它电介质)。例如，在某些实施例中，电荷存储区域包括氮化硅，其中氧化硅阻挡电介质7、氮化物电荷存储区域9和氧化硅隧道电介质11形成NAND串的氧-氮-氧(ONO)存储膜13。可替换地，阻挡电介质可以包括三层ONO电介质，使得存储膜13包括ONO(11)-N(9)-O(7)。
[0035] 如图4B所示，隧道电介质11包括围绕半导体沟道1的圆柱体，电荷存储区域9包括围绕隧道电介质的圆柱体，并且阻挡电介质7包括围绕电荷存储区域的圆柱体。控制栅极电极3的第一控制栅极电极3a和第二控制栅极电极3b在每个NAND串中围绕阻挡电介质。
[0036] NAND串的选择或存取晶体管16L、16U在图3A、3B、5、6和11中示出。这些晶体管及其操作在
专利申请序列号No.12/827，947中进行了描述，作为选择晶体管的教导通过引用结合在本文。
[0037] 如图3A和5A-5C所示，下选择栅极电极51在下选择栅极电极层50中设置为邻近控制栅极电极3(例如，3a、3b)之下的柱形半导体沟道1的下部分1L。层级50可以是源极选择栅极层，并且电极51可以是源极侧选择栅极电极。每个下选择栅极电极51在层级50的阵列中通过气隙或电介质填充的沟槽53与相邻的下选择栅极电极51分开。
[0038] 此外，如图3A和11A-C所示，上选择栅极电极61设置为邻近在第一控制栅极电极3a和第二控制栅极电极3b之上的柱形半导体沟道1的上部分1U。电极61可以包括位于漏极上选择栅极层60中的漏极侧选择栅极电极。每个上选择栅极电极61在层级60的阵列中通过气隙或电介质填充的沟槽63与相邻的上选择栅极电极61分开。
[0039] 在一个非限制性的实施例中，每个半导体沟道1包括邻近上选择栅极电极61的第一部分1U、邻近下选择栅极电极51的第二部分1L、至少位于第一和第二部分之间的第一装置层级(A)和第二装置层级(B)中的第三部分1M(例如，中间或存储部分)以及位于沟道1的第二部分1L和第三部分1M之间的可选的落地焊盘部分55。
[0040] 在图3B所示的一个实施例中，沟道1的第三(中间)部分1M比第一(上部)1U和第二(下部)1L沟道1部分具有更大的直径或宽度，因为这三个部分以下述单独的工艺步骤形成。较细的上部1U和下部1L沟道1部分允许为在对应的层级60和50中的相邻的上部61和下部51选择栅极之间增加气隙或电介质填充的沟槽53、63提供空间。比较而言，因为控制栅极3是连续的并且在邻近沟道1的中间(存储)部分1M处不需要气隙或沟道，沟道部分1M可以比沟道部分1U和1L更厚。
[0041] 最后，如图3A、3B、5和6所示并将在下文中详细描述，沟道1可以选择性地包括落地焊盘部分55。落地焊盘部分相比于沟道1的第二部分1L和第三部分1M具有更大的直径和宽度。
[0042] 图5A-5C示出了装置的下选择栅极层级50。图5C示出了俯视图并且图5A和5B示出了沿图5C的线A-A’和B-B’的侧截面图。下选择栅极层50位于衬底100上。下选择栅极层50包括多个半导体沟道1(包括底部上的源极区域103)的下部分1L，以及多个下源极电极102。每个下源极电极通过对应的源极区域103电连接至半导体沟道的多个下部分1L的每一个。层级50还包括多个下选择栅极电极51，其邻近
栅极电介质54，该栅极电介质54与每个半导体沟道1的下部分1L接触。沟道1L、栅极电介质54和选择栅极51形成每个NAND串的下(源极)选择晶体管16L。带状下选择栅极线52成行地与选择栅极51连接以输入/输出(未示出)，如图5B和5C所示。在层级50之上形成存储层级70的层之前，形成层级50，以使选择栅极50被互相分开。
[0043] 图6A-6D描述了图5A所示的该层50的形成步骤。如图6A所示，沟道1的下部分1L可以利用任何合适的
光刻或
刻蚀技术通过刻蚀硅衬底100而形成，以形成硅柱体1L。可替换地，柱体1L可以形成在位于衬底100上的掩模的开口中。这种情况下，选择栅极装置层级50在衬底100的表面100a上提升，使得选择晶体管16L具有多晶硅沟道1L并且CMOS装置可以形成在NAND阵列下的单晶硅衬底100中。该选项非最优选。
[0044] 之后，使柱体1L氧化以在柱体的
侧壁(一个或多个)和衬底100的表面100a的暴露部分上形成氧化硅栅极电介质54。可替换地，栅极电介质可以通过CVD或其它合适的方法沉积在柱体1L和衬底100的表面100A上。这种情况下，电介质54可以包括除了氧化硅之外的材料。
[0045] 最后，使上衬底100的上表面100A被掺杂(例如，通过
离子注入)以形成源极区域103和源极电极102(例如，衬底100中埋设的掺杂的源极线)。通过高剂量的注入在衬底100中形成埋设的源极线102。可替换地，除了埋设植入的线102之外，可以另外提供或取代埋设植入的线102提供可选的埋设的金属网(例如，钨，等)作为源极电极(一个或多个)。源极区域103可以通过向柱体1L的基底进行有
角度地离子注入(例如，磷或砷注入进p型硅衬底中)而形成。如下将述，该注入可以在电介质54形成之前或之后或者在选择栅极51形成之后进行。
[0046] 接着，如图6B所示，在形成下选择栅极层级50的步骤过程中，每个下选择栅极电极51通过气隙或电介质填充的沟槽53与阵列中相邻的下选择栅极电极分开。这可以通过下面方式进行：在覆盖沟道1的下部分1L的电介质54上形成选择栅极51层，然后
各向异性地刻蚀选择栅极层以在覆盖沟道1的下部分1L的电介质54上留下细小的(discreet)、分开的侧壁间隔体形状的选择栅极51。可以留出间隔栅极51之间的空间作为气隙或填充电介质填充物53。可替换地，选择栅极51可以通过沉积导电层并利用光刻和刻蚀将其
图案化为细小的栅极51而形成。如果需要，可以硅化晶体管16L的栅极51的部分。
[0047] 然后形成选择栅极线52以将细小的选择栅极连接成行。线52可以通过沉积一个或多个导电层并且然后进行光刻和刻蚀以形成
带状线52而形成。线52在图5C中的A-A方向上而不是B-B方向上相互分开。
[0048] 然后，如图6C-6D所示，可选的半导体落地焊盘55可以
外延生长于暴露在下选择栅极层级50中的电介质填充的沟槽53中的多个半导体沟道1的下部分1L的每一个之上，使得落地焊盘具有比在下面的沟道的下部分具有更大的宽度或直径。
[0049] 落地焊盘55的形成可以包括外延生长在沟道1的暴露部分1L上的“蘑菇头”形的过度生长硅56。该过度生长硅56随之由绝缘间隙填充层(例如，氧化硅或氮化硅)覆盖。然后使蘑菇头硅56和间隙填充层平面化(例如，通过CMP)以在每个柱体1L上形成平面的落地焊盘55，落地焊盘55通过绝缘间隙填充物57分开，如图6D所示。
[0050] 图7-10描述了根据本发明的一实施例在形成下选择栅极层级50的步骤之后制造图4A和3A中存储装置层级70的方法。存储装置层级70包括多个NAND串部分。
[0051] 参考图7，交替层121(121a、121b等)和132(132a、132b等)的堆叠120形成在位于衬底100的主表面之上的已完成的下选择栅极装置层级50之上。层121、132可以通过任何合适的沉积方法沉积在衬底上，诸如溅射、CVD、PECVD、MBE等。层121、132可以是6至100nm厚。堆叠120可以由不同于材料121和132的绝缘材料200的可选
覆盖层覆盖。
[0052] 在该实施例中，第一层121包括电绝缘材料，诸如氧化硅、氮化硅、高k电介质(例如，有机或无机金属氧化物)等。第二层132是牺牲层。任何相比于材料121可以选择性地刻蚀的牺牲材料可以用于层132，诸如导电或绝缘或半导体材料。例如，当层121的材料是氧化硅时，层132的牺牲材料可以是氮化硅。
[0053] 在层121、132的沉积之后，刻蚀堆叠120以形成多个存储孔84。至少3x3，例如存储孔84的至少6x6的阵列可以形成在其中NAND串的垂直沟道将相继形成的位置。
[0054] 半导体沟道1的中间部分1M随之形成于在存储孔84中暴露的落地焊盘55上。沟道部分1M可以用绝缘填料2填充(如图4A所示)或者可以包括实心柱(如图3A和7所示)。
[0055] 优选地，沟道1部分1M的材料包括轻掺杂的p型或n型(即，掺杂小于1017cm-3)硅材料(例如，多晶硅)。优选n沟道装置，因为其可与n+结(例如，源极103和漏极203n+17 -3 21 -3
掺杂区域的掺杂浓度在10 cm 和10 cm 之间)方便地连接。但是，也可以使用p沟道装置。也可以使用其它半导体材料(例如，SiGe、SiC、Ge、III-V、II-VI族等)。
[0056] 半导体沟道1可以通过任何理想的方法形成。例如，半导体沟道材料1可以通过在孔84中和堆叠120上(例如，通过CVD)沉积半导体(例如，多晶硅)材料而形成，接着的是通过以堆叠120的顶面作为
抛光停止层或刻蚀停止层的
化学机械抛光(CMP)或回蚀以移除沉积半导体层的上部分的步骤。
[0057] 在某些实施例中，单晶硅或多晶硅垂直沟道1可以通过金属诱导结晶(“MIC”，也称为金属诱导横向结晶)形成而不需要单独的掩模步骤。MIC方法因为沟道材料在孔84中的横向限制而提供完整的沟道结晶。
[0058] 在MIC方法中，非晶的或小颗粒状的多晶硅半导体(例如，硅)层可以首先形成在孔84中和堆叠120上，然后在半导体层上形成成核促进剂层。成核促进剂层可以是连续的层或多个不连续的区域。成核促进剂层可以包括任何理想的多晶硅成核促进剂材料，例如但不限于：诸如Ge、Ni、Pd、Al或其组合的成核促进剂材料。
[0059] 然后非晶的或小颗粒状半导体层可以通过使非晶的或小颗粒状的多晶半导体再结晶而将其转化为大颗粒多晶或单晶半导体层。再结晶可以通过低温(例如，300至600C)
退火进行。
[0060] 然后多晶半导体层的上部分和成核促进剂层可以通过以堆叠120的顶表面作为停止层的CMP或回蚀去除，产生图7所示的结构。去除可以通过选择性地湿法刻蚀多余的成核促进剂层和在层的顶部中形成的任何硅化物然后通过以堆叠120的顶部作为停止层的硅层顶部的CMP而进行。
[0061] 沟道1部分1M形成之后，至少一个狭缝沟槽81(也如图4B所示)在堆叠120中形成。开口81、84可以通过光刻形成掩模(例如，光致
抗蚀剂掩模)然后刻蚀没有掩模的部分而形成。如图4B所示，狭缝沟槽开口81可以是穿过多于一个NAND串的切口的形状。狭缝沟槽81允许从后侧进入位于存储孔84的垂直NAND串以在“后栅极”工艺中形成控制栅极3。
[0062] 接着，如图8所示，相比于第一层121材料选择性地刻蚀牺牲材料132以形成凹进62。凹进62可以通过选择性的、各向同性的湿法或干法蚀刻而形成，其相比于第一层绝缘材料121选择性地穿过狭缝沟槽81刻蚀牺牲材料132。凹进62延伸至沟道1部分1M。优选地，将在第一层121之间的整层第一牺牲材料132去除直至沟道1部分1M。
[0063] 如图9所示随之在凹进62中形成存储膜13。这包括在位于存储开口84中的沟道部分1M之上的凹进中形成隧道电介质11，在隧道电介质之上形成电荷存储区域9，并且在凹进62中的电荷存储区域之上形成阻挡电介质7。阻挡电介质7可以包括通过保形
原子层沉积(ALD)或化学气相沉积(CVD)而沉积的氧化硅层。其它高k电介质材料，诸如氧化铪，可以替代氧化硅使用或两者与氧化硅一起使用。电介质7可以具有6至20nm的厚度。电荷存储区域9可以包括通过任何合适方法沉积的氮化硅层，诸如ALD、CVD等，并且具有3至20nm的厚度。隧道电介质可以包括氧化硅或者其它合适的材料构成的相对较薄的绝缘层(例如，4至10nm的厚度)，其它合适的材料诸如为氮氧化物、氧化物及氮化物多层堆叠、或高k电介质(例如，氧化铪)。隧道电介质可以通过任何合适的方法沉积，诸如ALD、CVD等。可替换地，隧道电介质可以通
过热氧化凹进62中暴露的沟道1的中间部分1M的暴露的侧壁而形成。
[0064] 控制栅极3然后穿过狭缝沟槽81形成在凹进62的剩余部分中的阻挡电介质上，如图10所示。控制栅极3优选为金属或金属合金栅极，诸如钨栅极，通过MOCVD或其它合适的方法而形成。最后，如果需要，阵列区块之间的狭缝沟槽81可以用电介质填充材料填充或者它们可以作为气隙沟槽而不填充。
[0065] 图11A-11C描述了装置的上选择栅极层级60。图11C示出了顶部的截面示意图(分别沿图11A和11B中线A-A和B-B，其中位线202未示出)，并且图11A和11B示出了沿图11C中线A-A’和B-B’的侧截面示意图。上选择栅极层60形成在多个存储装置层级70之上，优选为在层级70完成之后并且优选为不使用堆叠120层。上选择栅极层级60包括多个半导体沟道1的上部分1U，和多个上漏极电极(例如，位线)202。每个上源极或漏极电极202通过漏极区域203电连接至半导体沟道的多个上部分1U的每一个。层级60还包括多个上选择栅极电极61。每个上选择栅极电极61设置为邻近与每个半导体沟道1的上部分1U接触的栅极电介质64。沟道部分1U、栅极电介质64和选择栅极61形成每个NAND串的上(漏极)选择晶体管16U。通过绝缘填料63相互分开的上选择栅极线66将选择栅极61连接成行。
[0066] 上选择栅极层级60可以用与下选择栅极层级50相同的方式形成，除了下述方式。首先，沟道1的上部分1U(例如，上选择栅极晶体管16U的沟道)生长在相应的沟道1的中间部分1M上。因此，部分1U可以包括多晶半导体(例如，多晶硅)或再结晶的、近乎单晶的硅(例如，通过MIC工艺再结晶)。
[0067] 其次，不形成落地焊盘55，而是在柱体1U的顶部掺杂与沟道1部分1U(例如，p型)相反导电型(例如，n型)的
掺杂剂以形成漏极区域203。这可以通过将P或As离子注入到硅柱体1U的暴露部分而实现。第三，如图11B所示，位线202通过在电介质层204的轨道状沟槽中的镶嵌工艺或者通过在位线202轨道周围形成电介质层204而形成。否则，上选择栅极电极61可以通过在栅极电介质64上的侧壁间隔体工艺形成，该栅极电介质64覆盖着与下选择栅极电极51相同材料的上选择栅极晶体管16U的硅沟道1L。如果需要，晶体管16U的栅极61的部分和/或漏极203可以是硅化物。
[0068] 图12A和12B分别描述了选择晶体管16以及层级50和60的构件示例性的尺寸(
纳米级)，以纳米为单位。上述构造为更大区块的尺寸提供密集的阵列。CVNAND的尺寸小于5nm有效半节距(F/n)，其中F是最小特征尺寸并且n是装置层级的数量。
[0069] 上述NAND装置可以被编程并且可以用常规的NAND技术读取。但是，因为每个NAND串的选择栅极相互分开，上述装置的擦除操作可以通过穿过下选择栅极装置层级50中的下选择栅极源极晶体管16L的栅极诱发漏极漏
电流(GIDL)过程而进行。有效的GIDL擦除通过优化底部SGS晶体管16L的GIDL电流(擦除期间)以及截止电流/
漏电流(禁止期间)可以擦除非常高的堆叠。这也提供了仅从源极线102侧有效地擦除，其可以为顶部SGD晶体管16U优化截止电流和漏电流(禁止和读取期间)。这使得装置开启抑制窗口并减少非选择区块的读取电流泄露。可以认为相比于现有技术的三维NAND，子区块的擦除可以变得更加有效。
[0070] 图13A和13B是本发明实施例的NAND存储装置的侧截面示意图。图13A和13B中所示的装置与上述图3A中所示的装置类似，除了图13A和13B中所示的装置，还包含局域互连(源极接触)302。局域互连302可以在图13A的实施例中阵列的下方延伸(例如，局域互连在图13A视图中的阵列下层进出纸面延伸)。可替换地，局域互连302可以延伸进图13B实施例中的狭缝沟槽81中。局域互连302可以包括任何合适的导电材料，诸如钨、铝、铜等。
[0071] 在图13B的实施例中，局域互连302包括与下电极102电接触的垂直柱体(例如，在半导体衬底100的主表面中的重掺杂的半导体区域源极电极或位于衬底上方的其它电极)。局域互连302的上部分与源极线电接触。
[0072] 在本实施例中，狭缝沟槽81和局域互连302延伸穿过存储装置层70并且穿过电介质沟槽填充材料53至下电极102的暴露的上表面。优选地，狭缝沟槽81的侧壁用绝缘层304覆盖，诸如氧化硅(见图14D和14E)，并且局域互连形成在狭缝沟槽81的中间位于绝缘层304部分之间。
[0073] 如图13B所示，垂直NAND串的阵列的宽度由相邻沟槽81之间的空间决定，至少一个或多个该沟槽可以用局域互连302填充。局域互连302可以接触串的相邻阵列的公用下电极102以同时为多个NAND串阵列中的串提供源极侧的擦除。
[0074] 局域互连可以如上所述通过刻蚀沟槽81一直到下电极102而形成，在沟槽81中形成绝缘层304并且用局域互连302的导电材料填充的沟槽中的剩余的中间空间。局域互连302导电层和/或绝缘层304延伸出沟槽81的部分可以通过平面化(诸如CMP)去除。在图13A的替换实施例中，局域互连先于阵列的形成而形成在阵列之下。
[0075] 图14A是图1B和2B所示的现有技术中BiCS NAND装置的顶部截面视图。图14B和14C是根据本发明的实施例的CVNAND存储装置的顶部截面示意图。
[0076] 如图14B所示，填充的存储孔84(例如，孔84包括柱形沟道1和存储膜13)排列成正方形或长方形的布局，其中存储孔位于虚拟的长方形或正方形的角上，类似于图14A中BiCS的布局。延伸至下电极102的上选择栅极61、位线202和局域互连302也在图14B中示出。
[0077] 图14C描述了其中填充的存储孔84(例如，NAND串沟道1和存储膜13)排列为大体上六边形的图案的替换实施例。该图案包括重复的七个填充的存储孔84的单位图案，存储孔84具有中间孔84，中间孔84由六个其它孔84所围绕，六个其它孔84排列成围绕中间孔84的六边形布局。换句话说，中间半导体沟道1和存储膜13单元由六个其它半导体沟道和存储膜单元围绕，排列为围绕中间半导体沟道和存储膜单元的六边形布局。六边形图案在同一个平面内，关于阵列的一点具有三个对称轴。三个轴相互分开大约60度。因此，存储孔84排列在六边形网格上，其也称为六边形拼接(hexagonal tiling)、双截角六边形拼接(bitruncated hexagonal tiling)或多截角六边形拼接(omnitruncated hexagonal tiling)。优点是，六边形填充只占通常使用的图14A所示的相同数量的单元的使用标准长方形布局的面积的87％。
[0078] 当从顶部观察时，图14C的六边形拼接构造中的存储孔84沿每个选择栅极51、61交错布局。图14C的六边形拼接构造相比于图14A和14B的布局为选择栅极51、61提供了松散的布局(例如，更大的节距)。但是，相比于图14A和14B的布局，可以提高图14C的六边形拼接构造的阵列的密度，其位线202的节距相比于图14A和14B的布局中的节距减少了2倍。
[0079] 图14D和14E是具有六边形拼接的存储孔84构造的CVNAND存储装置在图14C中分别沿线A-A’和B-B’的侧截面示意图。线A-A’是穿过位于位线1、3、4和5上填充的存储孔84的对角线。线B-B是沿位线5的线。在图14C所示的示例中，存在六条位线(BL1、BL2、BL3、BL4、BL5和BL6)和三个选择栅极61，它们在相邻局域互连302之间形成18个NAND串的6x3六边形拼接阵列。如果需要也可以使用具有6x3以外的阵列的构造。
[0080] 图14D和14E还描述了各个SGS 16L和SGD 16U选择晶体管的各个下选择栅极51和上选择栅极61的
连接线(连接线)351、361。线351、361可以包括任何合适的导体，诸如钨，并且可以将选择栅极连接至驱动/控制电路(未示出)。
[0081] 如图14D所示，每个存储孔84的直径标记为d1，并且相邻存储孔84之间的距离(沿图14C中的对角线A-A’)标记为d2。相邻存储孔84之间的距离(沿给出的位线BL5，沿图14C中的垂直线B-B’)为
[0082] 图15A至15Q是制造图14C所示的NAND存储装置的步骤的俯视图。图16A至16Q是对应于图15A至15Q中所示的制造NAND存储装置方法的各个步骤沿图14C中线B-B’的各个侧截面示意图。
[0083] 该方法从形成下电极102开始，诸如通过在上衬底100的表面100a中注入重掺杂的扩散区域102。例如，区域102可以包括在p型衬底100中的n+掺杂区域，如图15A和16A所示。如果需要，导电型可以相反。扩散(掺杂)区域102作为下选择栅极晶体管16L的公共源极线。
[0084] 多个柱体半导体沟道1L然后形成在区域102上。每个沟道1L将作为下选择栅极晶体管16L的沟道，如图15B和16B所示。沟道1L可以包括未掺杂或具有比区域102低的掺杂浓度的轻掺杂p型多晶硅。沟道1L可以通过沉积未掺杂或轻掺杂的多晶硅层，然后利用光刻或刻蚀将该层图案化为柱体1L而形成。
[0085] 下选择栅极晶体管16L的栅极电介质54然后沉积在区域102之上以及柱体半导体沟道1L的顶部和侧壁上，如图15C和16C所示。栅极电介质54可以包括氧化硅或其它电介质。
[0086] 下选择栅极电极51然后形成在电介质54覆盖的柱形沟道1L的侧壁上，如图15D和16D所示。栅极电极51可以通过在图15C和16C中所示的装置之上沉积栅极电极材料形成，然后通过各向同性间隔体刻蚀形成侧壁件个体栅极51。优选地，在通过间隔体刻蚀形成间隔体栅极51之后，进行第二刻蚀回蚀(或刻蚀上的间隔体)使得栅极51的顶部位于柱形沟道1L顶部的下方。
[0087] 然后，各个下选择栅极51的SGS连接线351形成为与栅极51的一侧接触，如图15E和16E所示。线351可以包括任何合适的导体，诸如钨。线351可以通过在图15D和
16D中的装置之上沉积钨层形成，并且然后利用光刻和刻蚀将该钨层图案
化成线351。
[0088] 下一步骤中，沟槽填充电介质材料53，诸如氮化硅或其它不同于材料54的绝缘材料形成在图15E和16E所示的装置之上。材料53随之回蚀或被平面化(例如，通过CMP)以暴露由栅极电介质54围绕的圆柱形柱体半导体沟道1L的顶表面。沟槽填充电介质材料53的一部分保留在凹的选择栅极51和线351的上表面上。
[0089] 若果需要，落地焊盘55和缝隙填充电介质57可以形成在暴露的柱体半导体沟道1L上，如图6C和6D所示。存储孔刻蚀停止层353然后形成在装置之上，如图15G和16G所示。刻蚀停止层353可以包括任何合适的刻蚀停止材料，诸如金属氧化物材料，例如氧化钽或氧化铪。这样就完成了下装置层级50的制造。
[0090] 然后，如图15H和16H所示，交替层121(121a、121b等)和132(132a、132b等)的堆叠120形成在已完成的下选择栅极装置层50上的刻蚀停止层353之上。上文中描述了堆叠120和层121、132并且在图7中示出。堆叠120然后通过光刻和刻蚀被图案化以形成延伸至刻蚀停止层353的存储孔84，如图15H和16H所示。
[0091] 然后利用不同的刻蚀化学方法刻蚀在存储孔84中暴露的刻蚀停止层353以暴露柱体半导体沟道1L和电介质层54和可选的电介质层53的上部分的顶表面，如图15I和16I所示。这些附图不是按比例绘制。
[0092] 如图15J和16J所示，存储装置层级70的圆柱形的柱形沟道1M然后形成在存储孔中，使得沟道1M与下选择栅极晶体管16L柱形沟道1L电接触。柱形沟道1M可以直接与柱形沟道1L接触或者柱形沟道1M可以与图3B所示的接触柱形沟道1L的落地焊盘55接触。优选地，圆柱形的柱形沟道1M具有比圆柱形的柱形沟道1L更大的直径。
[0093] 然后，狭缝沟槽81可以如图4B和7所示形成。层132可以如图8所示通过狭缝沟槽81去除，并且存储膜13和控制栅极3可以利用“背侧工艺”通过狭缝沟槽81形成在堆叠120中，如图9和10所示。
[0094] 可替换地，可以使用“正侧工艺”以完成存储装置层级70。在正侧工艺中，相比于使用堆叠120中的牺牲层132，堆叠120包括通过绝缘层121分开的导电控制栅极层3。在该替换方法中，存储膜13形成在存储孔84中，使得各个膜13覆盖相应的孔84的侧壁。沟道1M然后形成在与各个存储膜13接触的每个孔84的敞开的中间部分中，如上所述。此外，控制栅极材料可以包括任何本技术领域已知的一个或多个合适的导体或半导体控制栅极材料，诸如掺杂的多晶硅或金属，诸如钨、铜、铝、钽、钛、钴、氮化钛或其合金。对于半导体控制栅极的情况，硅化工艺可以穿过狭缝沟槽81进行以提高
导电性。
[0095] 最后，如图13B、14D和14E所示并且如上所述，绝缘层304和局域互连302形成在狭缝沟槽(一个或多个)81中。这样就完成了存储装置层级70。
[0096] 上选择栅极装置层级60然后利用如图15K-15Q和16K-16Q中所示的步骤形成。首先，如图15K和16K所示，回蚀堆叠120中最上方的绝缘层121以暴露柱形沟道1M的上部分1U。如图15L和16L所示，还可以刻蚀暴露的沟道材料以形成更窄的沟道1U。可替换地，单独的上柱体半导体沟道1U可以形成于在孔84中暴露的沟道1M的上表面上。沟道1U可以通过沉积半导体层形成，诸如轻掺杂的多晶硅或未掺杂的多晶硅层，并且利用光刻和刻蚀将该层图案化。优选地，沟道1U具有比沟道1M更小的直径。
[0097] 栅极电介质64，诸如氧化硅层然后形成在柱形沟道1U上，如图15M和16M所示。然后，如图15N和16N所示，上选择栅极61如上所述形成为类似于下选择栅极51的侧壁间隔体。各个上选择栅极61的SGD连接线361以相似于上述SGS连接线351的方式形成为与栅极61的一侧接触，如图15O和16O所示。
[0098] 沟槽填充电介质63，诸如氮化硅然后形成在装置之上并且诸如通过CMP被平面化，以暴露沟道1U的上表面，如图15P和16P所示。最后，漏极区域203通过注入与沟道1U的掺杂剂导电型相反的掺杂剂而形成在沟道1U的上部，如图15Q和16Q所示。例如，如果沟道1U/1M/1L是p型轻掺杂，则区域203可以是n+重掺杂。上装置层60通过形成位线202而完成，如图11A和11B所示。
[0099] 如上参照图15A和16A所述，埋设的源极线/区域102通过将高剂量注入衬底而形成。如果需要，除了埋设的掺杂半导体区域之外或代替埋设的掺杂半导体区域，还可以使用可选的埋设钨或者其它金属或金属合金的网。在另一个替换实施例中，多晶硅栅极51和/或SGS装置16L的埋设的源极区域102和/或SGD装置16U的多晶硅栅极61可以被硅化以在多晶硅或硅的表面上形成金属硅化物层。
[0100] 在另一个替换实施例中，下选择装置层级50可以提升，使得SGS装置16L变为位于绝缘层之上的多晶硅层中的多晶硅基装置。这使得CMOS驱动电路形成在绝缘层和NAND阵列之下。
[0101] 因此，本发明的实施例的CVNAND相比于图1和2的BiCS和TCAT NAND装置更为密集并且为更大的区块尺寸提供非常密集的阵列。CVNAND包括上柱体装置(SGD 16U)，其具有多晶硅或者结晶的多晶硅沟道，以及底柱体装置(SDS 16L)，其在单晶硅衬底100中或在NAND阵列下的衬底100中具有CMOS驱动电路的多晶硅层中具有源极电极102。柱体SGS/D装置16L、16U具有紧密的节距以省略在现有技术装置中的分开沟槽86。
[0102] CVNAND装置可以利用单晶硅SDS装置16L被有效地GIDL擦除，通过优化底部SGS装置的GIDL电流(擦除期间)以及截止电流/漏电流(禁止期间)，可以擦除非常高的堆叠。有效地擦除仅从源极线102侧，这使得顶部SGD晶体管16U截止电流和漏电流(禁止和读取期间)得以优化。这使得装置开启抑制窗口并减少非选择区块的读取电流泄露。因此，相比于现有技术的3D NAND装置，子区块擦除可以变得更为有效。
[0103] 虽然上述涉及特定优选的实施例，但是应理解的是本发明不限于此。本领域的普通技术人员将理解，可对公开的实施例进行各种
修改并且这些修改意在属于本发明的范围内。所有的文中引用的公开、专利申请和专利通过引用将其全部内容结合于本文。
