制造闪存设备的方法
专利汇可以提供制造闪存设备的方法专利检索，专利查询，专利分析的服务。并且本 发明 提出了一种制造闪存设备的方法，该方法可以提高电容并可以减少干扰现象。根据一实施方式，制造闪存设备的方法包括步骤：在具有隔离结构的 半导体 基底上沉积隧道 氧 化层，在该隧道氧化层上沉积用于浮动栅极的导电层，在用于浮动栅极的该导电层之间形成氧化层，在用于浮动栅极的该导电层中形成凹槽图形，以及分别沉积 电介质 层和用于控制栅极的导电层。，下面是制造闪存设备的方法专利的具体信息内容。
1.一种制造闪存设备的方法，包括：在具有隔离结构的半导体基底上沉积隧道氧化层；在所述隧道氧化层上沉积用于浮动栅极的导电层；在用于浮动栅极的所述导电层之间形成氧化层；在用于浮动栅极的所述导电层中形成凹槽图形；以及分别沉积电介质层和用于控制栅极的导电层。
2.如权利要求1所述的方法，包括：形成用于浮动栅极的所述导电层选自多晶硅层、W、WN、Ti、TiN、Pt、Ru、RuO2、Ir、IrO2和Al或者其组合。
3.如权利要求2所述的方法，包括：形成所述多晶硅层是在250℃到1000℃的温度下，形成100到5000的厚度。
4.如权利要求1所述的方法，包括：通过化学气相沉积方法或原子层沉积方法形成用于浮动栅极的所述导电层。
5.如权利要求1的方法，包括：使用高密度等离子体氧化层、等离子体增强-正硅酸乙酯、高温氧化物、高级平面层氧化层的任意一种形成所述氧化层。
6.如权利要求1所述的方法，包括：利用Cl和F将用于浮动栅极的所述导电层蚀刻到100到5000的厚度，由此形成所述凹槽图形。
7.如权利要求1所述的方法，包括：形成电介质层为20到1000的厚度。
8.如权利要求1的方法，包括：使用ONO(氧化物-氮化物-氧化物)层、由选自Al2O3、HfO2和ZrO2组成的组的成分形成的单层结构、或者Al2O3、HfO2或ZrO2中两个以上的层压层形成的多层结构形成所述电介质层。
9.如权利要求8所述的方法，包括：形成厚度为5到100的所述ONO的氧化层，以及形成厚度为10到100的所述ONO的氮化层。
10.如权利要求1所述的方法，包括：形成用于控制栅极的所述导电层是通过层压多晶硅层和金属层而形成的。
11.如权利要求10所述的方法，包括：形成厚度为100到5000的多晶硅层，以及使用由W、WN、Pt、Ir、Ru和Te组成的组中的任意一种，形成厚度为100到3500的金属层。
12.如权利要求1所述的方法，进一步包括：在用于控制栅极的所述导电层上形成硬掩模层。
13.如权利要求12所述的方法，包括：形成所述硬掩模层是利用Si3N4或者Si-N而形成的。
14.如权利要求13所述的方法，包括：通过熔炉法形成所述Si3N4层，以及通过等离子体方法形成所述Si-N。
15.如权利要求1所述的方法，其中通过蚀刻用于浮动栅极的所述导电层的中心部分而形成所述凹槽图形。
16.如权利要求1所述的方法，所述浮动栅极的两个边缘凸起高于其中心部分。
17.一种制造闪存设备的方法，包括：在半导体基底中形成沟槽，其中在所述半导体基底中层压了隧道氧化层、导电层和硬掩模层；形成隔离结构，以使用隔离材料来填充所述沟槽；移除所述硬掩模层，以暴露所述隔离结构的顶部表面；以及在所述隔离结构的每一侧形成导电层隔板。
18.如权利要求17所述的方法，进一步包括步骤：在形成所述浮动栅极后，移除所述隔离结构的预定厚度；以及在包括所述浮动栅极的整个表面上，形成电介质层和用于控制栅极的导电层。
19.如权利要求17所述的方法，包括：使用多晶硅层形成所述导电层和所述导电层隔板。
20.如权利要求17所述的方法，包括：通过在所述导电层和所述隔离结构上沉积导电层以形成所述导电层隔板，并接着毯式蚀刻所述导电层。
21.如权利要求20所述的方法，包括：形成所述导电层为1nm到100nm的厚度。
22.如权利要求17所述的方法，其中所述导电层隔板具有比所述第一导电层小1/20到1/3的宽度。
23.如权利要求17所述的方法，其中所述有源区具有比所述场效应区大的宽度。
24.如权利要求18所述的方法，其中所述控制栅极是由金属、金属硅化物和其组合形成。
25.如权利要求17所述的方法，其中所述硬掩模层是由氮化层形成。
26.如权利要求17所述的方法，其中所述硬掩模层通过湿蚀刻工艺而被移除。
27.如权利要求18所述的方法，其中所述隔离结构的有效场高度比浮动栅极低。
制造闪存设备的方法
技术领域
背景技术
为了增加闪存设备的电容，已经提出了把高电介质材料用作形成在浮动栅极和控制栅极之间的电介质层的方法，减少该电介质层的厚度的方法，通过增加浮动栅极的高度而增加耦合系数的方法，等等。
然而，如果把高电介质材料用作电介质层，由于降低了界面陷波特性(trap characteristic)，并且阈值电压被突然移位，从而导致装置的低可靠性。因此，难以应用该方法。此外，如果减少了电介质层的厚度，则会降低击穿电压，这对数据失败有直接的影响。因此，电介质层厚度的减少存在限制。
此外，如果增加了浮动栅极的高度，则邻近浮动栅极之间的干扰现象变得更显著，并且单元分布因此被扩大。结果导致难以确保装置的特性和均匀性。
发明内容
根据本发明的一个方面，一种制造闪存设备的方法包括步骤：在具有隔离结构的半导体基底上沉积隧道氧化层，在隧道氧化层上沉积用于浮动栅极的导电层，在用于该浮动栅极的导电层之间形成氧化层，在用于该浮动栅极的导电层中形成凹槽图形，和分别沉积电介质层和用于控制栅极的导电层。
用于浮动栅极的导电层优选地可以使用多晶硅层、W、WN、Ti、TiN、Pt、Ru、RuO2、Ir、IrO2和Al的任意一种或其组合。该多晶硅层优选地可以在250℃到1000℃的温度下，形成100到5000的厚度。
用于浮动栅极的导电层优选地可以由化学气相沉积(CVD)方法或原子层沉积(ALD)方法形成。
该氧化层优选地可以使用高密度等离子体(HDP)氧化层、等离子体增强-正硅酸乙酯(PE-TEOS)、高温氧化物(HTO)、高级平面层(APL)氧化层的任意一种而形成。
该凹槽图形优选地可以通过将用于浮动栅极的导电层蚀刻为100到5000的厚度而形成，该腐蚀优选利用Cl和F。
通过利用ONO(氧化物-氮化物-氧化物)层、单层(例如Al2O3、HfO2或ZrO2)、或者Al2O3、HfO2或ZrO2中的两种以上层压而成的多层结构，该电介质层优选地可以形成为20到1000的厚度。该ONO的氧化层优选地可以形成5到100的厚度，并且该ONO的氮化层优选地形成10到100的厚度。
用于控制栅极的导电层优选地可以由层压多晶硅层和金属层而形成。该多晶硅层优选地可以形成100到5000的厚度，且该金属层优选地形成100到3500的厚度，优选地使用W、WN、Pt、Ir、Ru和Te的任意一种。
硬掩模层可以进一步形成在用于控制栅极的导电层上。该硬掩模层优选地可以利用Si3N4或Si-N而形成。该Si3N4层优选地可以由熔炉法形成，并且该Si-N优选地由等离子体方法形成。
根据另一个方面，本发明提供了一种制造闪存设备的方法，包括步骤：在其中层压了隧道氧化层、导电层和硬掩模层的半导体基底中形成沟槽，形成隔离结构以使用隔离材料填充该沟槽，移除该硬掩模层以暴露该隔离结构的顶部表面，以及在该隔离结构的各侧形成导电层隔板。
在形成该浮动栅极后，该方法可以进一步包括步骤：移除该隔离结构的预定厚度，以及在包括该浮动栅极的整个表面上形成电介质层和用于控制栅极的导电层。
该导电层和导电层隔板优选地可以由多晶硅层形成。
优选地在已经移除硬掩模的整个结构上沉积导电层，然后毯式蚀刻该导电层，由此形成导电层隔板。
该导电层优选地可以形成1nm到100nm的厚度。该导电层隔板优选地可以具有比第一导电层小1/20到1/3的宽度。该有源区优选地可以具有比场效应区大的宽度。
附图说明
可以非常容易地全面理解本发明及其附带优点，参考下述详细描述并结合附图，可以更好地了解本发明及其优点，附图中相同的参考符号表示相同或相似的组件，其中：图1A到1D是示出根据本发明的第一实施方式的制造闪存设备的方法的剖面图；以及图2A到2F是示出根据本发明的第二实施方式的制造闪存设备的方法的剖面图。
具体实施方式
图1A到1D是示出根据本发明的第一实施方式的制造闪存设备的方法的剖面图。
参见图1A，隧道氧化层104和用于浮动栅极的导电层106依次被沉积在半导体基底100上，其中在该半导体基底100内形成了隔离结构102。导电层106可以优选地使用通过CVD方法或ALD方法形成的多晶硅层、W、WN、Ti、TiN、Pt、Ru、RuO2、Ir、IrO2和Al的任意一种或其组合。尤其是，掺杂的多晶硅层可以优选地在250℃到1000℃的温度下，形成100到5000的厚度。
参见图1B，在导电层106上形成位于隔离结构102上方的第一光致抗蚀剂图形(未示出)。以第一光致抗蚀剂图形为掩模蚀刻导电层106，从而形成导电层图形106a。剥去第一光致抗蚀剂图形并接着在整个表面上形成氧化层108，使得中间的导电层图形106a之间被掩埋。接着执行平面化工艺，直到导电层图形106a被暴露。
氧化层108可以优选地由HDP氧化层、PE-TEOS、HTO、APL氧化层中的任意一种形成。该平面化工艺优选地可以使用回蚀工艺的CMP工艺。
执行形成氧化层108的工艺，以避免第二光致抗蚀剂图形的偏差，当随后通过蚀刻导电层图形106a的中心部分而形成凹槽图形时，导电层图形106a的中心部分通过该第二光致抗蚀剂图形被曝光。
参见图1C，形成了第二光致抗蚀剂图形(未示出)，通过该第二光致抗蚀剂图形暴露导电层图形106a的中心部分。以该第二光致抗蚀剂图形为掩模，导电层图形106a被部分地蚀刻，从而形成凹槽图形110。当导电层图形106a被蚀刻时，Cl和F被优选地用作蚀刻气体。每个导电层图形106a的蚀刻深度优选地设置成100到5000。
此后，该第二光致抗蚀剂图形被剥去，且氧化层108通过湿蚀刻工艺而被移除，由此形成具有导电层图形106a的浮动栅极，导电层图形106a的两侧边缘凸起高于它的中心部分。可以确保具有该浮动栅极具有宽广的表面积。
参见图1D，在包括导电层图形106a的整个表面上形成电介质层112。电介质层112可具有其中层压了氧化层、氮化层和氧化层的厚度优选为20到1000的ONO结构、使用了诸如Al2O3、HfO2或ZrO2的高电介质材料的单层或者其中层压了例如Al2O3、HfO2和ZrO2中两种以上的多层状结构。
对于电介质层112具有ONO结构的情形，该氧化层可以优选地形成5到100的厚度，并且该氮化层可以优选地形成10到100的厚度。
多晶硅层114(即，用于控制栅极的导电层)和金属层116依次形成于电介质层112上。在金属层116上形成硬掩模层118后，从硬掩模层118到导电层图形106a的叠层结构被图形化，以形成栅极。多晶硅层114优选地形成100到5000的厚度，金属层116优选地使用W、WN、Pt、Ir、Ru和Te的任意一种而形成100到3500的厚度，并且硬掩模层118优选地由例如Si3N4或Si-N的氮化层形成。例如，可以使用熔炉法形成Si3N4，可以使用等离子体方法形成Si-N。
由此完成了根据本发明的第一实施方式的闪存设备的制造。
图2A至2F是示出根据本发明的第二实施方式的制造闪存设备的方法的剖面图。
参见图2A，依次在半导体基底20上形成了隧道氧化层21、用于浮动栅极的第一导电层22和硬掩模层23。硬掩模层23、第一导电层22、隧道氧化层21和预定深度的半导体基底20被蚀刻，以形成沟槽24。执行横向氧化工艺以消除在沟槽24的蚀刻工艺期间发生的损伤。第一导电层22可以由多晶硅层形成，并且硬掩模层23可以由氮化层形成。
为了促进沟槽的蚀刻工艺，可以进一步在硬掩模层23上形成硬掩模层。该硬掩模层可以被图形化，并且可以接着利用该图形化的硬掩模层为掩模执行沟槽蚀刻工艺。
参见图2B，在整个结构上形成氧化层，以便掩埋沟槽24。对该氧化层执行平面化工艺，以便硬掩模层23被暴露。因此，在沟槽24中形成隔离结构25，以定义有源区和场效应区。
参见图2C，剥去硬掩模层23，以暴露第一多晶硅层22的顶部表面和隔离结构25的侧面。
参见图2D，在整个表面上沉积了第二导电层。第二导电层通过毯式回蚀(blanket etching-back)工艺而被蚀刻，以在暴露的隔离结构25的侧面形成导电层隔板26，从而形成具有第一导电层22和导电层隔板26的浮动栅极27。
第二导电层优选地使用多晶硅层而形成1nm到100nm的厚度，并且导电层隔板26优选地可具有比第一导电层22小1/20到1/3的宽度。
参见图2E，隔离结构25的预定厚度通过湿蚀刻工艺被蚀刻，以降低EFH(有效场高度)。接着在该整个表面上形成电介质层28。此时，可以执行湿工艺，以使得隔离结构25的顶部表面低于第一导电层22的顶部表面。可以使用ONO层形成电介质层28。
参见图2F，在电介质层28层上依次层压多晶硅层和金属层，形成用于控制栅极的导电层29。该多晶硅层可以形成100到5000的厚度，而该金属层可以形成100到3500的厚度，优选地利用W、WN、Pt、Ir、Ru和Te中的任意一种。
此后，尽管没有在图中示出，用于控制栅极的导电层29、栅极电介质层28和浮动栅极27选择性地通过光刻工艺而被蚀刻，形成栅极。
由此完成了根据本发明的第二实施方式的闪存设备的制造。
如果由于狭窄工艺(narrow technology)而使导电层隔板26之间的距离变窄，预计很难在导电层隔板26之间形成栅极电介质层28和用于控制栅极的导电层29。由于这一原因，上述的第二实施方式提出了本发明的第三实施方式，其中与该隔离结构相比，有源区的宽度有显著的修改。
如果有源区的宽度增大，则增加了导电层隔板之间的距离，并相应地形成了形成电介质层和用于控制栅极的导电层的工艺边缘。除了该有源区具有比第三实施方式中的隔离结构的更大的宽度之外，其余的技术构造与第二实施方式的是相同的。
在本发明中，通过蚀刻用于浮动栅极的导电层的中心部分，或者通过在用于浮动栅极的导电层的两边形成导电层隔板，使得浮动栅极的两个边缘凸起高于它的中心部分。因此，与相关技术相比，耦合系数可以增加40％以上。因此，由于可以增加闪存设备的电容，所以可以提高编程速率，且可以改进该装置的可靠性。
此外，在需要电容的情况下，可以减少沿位线方向的浮动栅极的横截面。这因此可以减少沿位线方向的邻近单元之间的干扰多达40％以上。此外，因为也增大了沿字线方向的邻近单元之间的距离，所以可以减少沿字线方向的邻近单元之间的干扰。因此与相关技术相比，这可以使总的干扰现象减少一半。
如前所述，本发明具有以下优点。
首先，因为扩大了浮动栅极的表面积，所以可以增加浮动栅极和控制栅极之间的交叠部分的面积。因此，可以增大闪存设备的电容。
第二，因为增加了该电容，所以可以提高编程速率，并且可以改进装置的可靠性。
第三，可以减少沿位线方向的邻近的浮动栅极的横截面，并且可以增加沿字线方向的邻近的浮动栅极的横截面。因此，可以减少干扰现象。
第四，由于可以减少干扰现象，因此可以减少单元的分布。因此，可以更容易地制造高集成设备和多级单元设备。
尽管已经结合实用的示范性实施方式描述了本发明，但是本发明并不限于所公开的这些实施方式，相反的，可以覆盖在权利要求书的精神和范围之内的各种修改和等同特征。
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