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一种 磁性随机 存储器单元阵列及周边电路连线的制造方法

阅读：689发布：2023-02-01

专利汇可以提供一种磁性随机存储器单元阵列及周边电路连线的制造方法专利检索，专利查询，专利分析的服务。并且本发明提供了一种磁性随机存储器单元阵列及周边电路连线的制造方法，包括如下步骤：(1)提供表面抛光的带金属连线的CMOS基底，并在基底上制作底电极通孔，然后在底电极通孔中填充金属并将其表面磨平；(2)在存储区域的底电极通孔上制作存储区域底电极接触和磁性隧道结阵列，在逻辑区域的底电极通孔上制作逻辑区域底电极接触；(3)制作顶电极通孔和实现逻辑单元/存储单元相连接的金属连线。这样底电极接触金属膜和磁性隧道结多层膜可以一次沉积，有利于磁性随机存储器磁性/电学性能的提高，简化工艺的复杂程度和制作成本降低。，下面是一种磁性随机存储器单元阵列及周边电路连线的制造方法专利的具体信息内容。

权利要求

1.一种磁性随机存储器单元阵列及周边电路连线的制造方法，其特征在于，包括如下步骤：
步骤1：提供表面抛光的带金属连线的CMOS基底，并在所述基底上制作底电极通孔，然后在所述底电极通孔中填充金属；
步骤2：在存储区域的所述底电极通孔上制作存储区域底电极接触和磁性隧道结阵列，在逻辑区域的所述底电极通孔上制作逻辑区域底电极接触；
步骤3：制作顶电极通孔和实现逻辑单元/存储单元相连接的金属连线。
2.根据权利要求1所述的一种磁性随机存储器单元阵列及周边电路连线的制造方法，其特征在于，所述步骤2包括如下细分步骤：
步骤2.1：将所述存储区域和所述逻辑区域的所述底电极通孔磨平，然后在磨平的所述底电极通孔上依次沉积底电极接触金属、磁性隧道结多层膜和硬掩模层；
步骤2.2：图形化定义磁性隧道结图案，并对所述硬掩模层和所述磁性隧道结多层膜进行刻蚀并保持一定过刻蚀，然后在刻蚀后的所述硬掩模层和所述磁性隧道结多层膜周围沉积一层第一磁性隧道结电介质覆盖层；
步骤2.3：在所述存储区域，利用已经形成的所述磁性隧道结图案，以所述第一磁性隧道结电介质覆盖层为硬掩模，通过自对准定义所述存储区域底电极接触的图案；在所述逻辑区域，通过使用一套新的光阻定义所述逻辑区域底电极接触的图案；接着采用刻蚀工艺使所述存储区域底电极接触与所述逻辑区域底电极接触全部隔断，最后去除残留的杂质；
步骤2.4：在完成步骤2.3所有工艺后的产物上沉积第二磁性隧道结电介质覆盖层。
3.根据权利要求2所述的一种磁性随机存储器单元阵列及周边电路连线的制造方法，其特征在于，步骤2.2中，采用反应离子刻蚀和/或离子束刻蚀的方法完成对所述磁性隧道结多层膜的刻蚀并维持一定过刻蚀，最终在存储区域形成所述磁性隧道结阵列。
4.根据权利要求3所述的一种磁性随机存储器单元阵列及周边电路连线的制造方法，其特征在于，步骤2.2中，所述反应离子刻蚀采用CH3OH、CH4/Ar、C2H5OH、CH3OH/Ar或者CO/NH3作为主要刻蚀气体；所述离子束刻蚀主要采用Ar、Kr或者Xe作为离子源。
5.根据权利要求2所述的一种磁性随机存储器单元阵列及周边电路连线的制造方法，其特征在于，步骤2.2中，所述第一磁性隧道结电介质覆盖层的材料为SiC、SiN或SiCN，所述第一磁性隧道结电介质覆盖层的形成方法采用化学气相沉积、原子层沉积或者离子束沉积之中的一种。
6.根据权利要求2所述的一种磁性随机存储器单元阵列及周边电路连线的制造方法，其特征在于，步骤2.3中，在所述逻辑区域，以所述光阻作为掩模，采用光刻工艺定义所述逻辑区域底电极接触的图案。
7.根据权利要求2所述的一种磁性随机存储器单元阵列及周边电路连线的制造方法，其特征在于，步骤2.3中，采用反应离子刻蚀/或者离子束刻蚀使所述存储区域底电极接触与所述逻辑区域底电极接触全部隔断。
8.根据权利要求7所述的一种磁性随机存储器单元阵列及周边电路连线的制造方法，其特征在于，步骤2.3中，所述反应离子刻蚀采用CF4、SF6、CH3OH、CH4/Ar、C2H5OH、CH3OH/Ar或者CO/NH3作为主要刻蚀气体；所述离子束刻蚀主要采用Ar、Kr或者Xe作为离子源。
9.根据权利要求2所述的一种磁性随机存储器单元阵列及周边电路连线的制造方法，其特征在于，步骤2.4中，所述第二磁性隧道结电介质覆盖层的材料选自SiC、SiN或者SiCN，所述第二磁性隧道结电介质覆盖层的形成方法采用化学气相沉积、原子层沉积或者离子束沉积之中的一种。
10.根据权利要求1所述的一种磁性随机存储器单元阵列及周边电路连线的制造方法，其特征在于，在步骤3中，采用两次单镶嵌或者单次双镶嵌工艺实现所述金属连线的制作。

说明书全文

一种磁性随机 存储器单元阵列及周边电路连线的制造方法

技术领域

[0001] 本发明涉及一种磁性随机存储器(MRAM)单元阵列及周边电路连线的制造方法，属于磁性随机存储器(MRAM，Magnetic Radom Access Memory)制造技术领域。

背景技术

[0002] 近年来，采用磁性隧道结(MTJ，Magnetic Tunnel Junction)的MRAM被人们认为是未来的固态非易失性记忆体，它具有高速读写、大容量以及低能耗的特点。铁磁性MTJ通常为三明治结构，其中有磁性记忆层，它可以改变磁化方向以记录不同的数据；位于中间的绝缘的隧道势垒层；磁性参考层，位于隧道势垒层的另一侧，它的磁化方向不变。

[0003] 为能在这种磁电阻元件中记录信息，建议使用基于自旋动量转移或称自旋转移矩(STT，Spin Transfer Torque)转换技术的写方法，这样的MRAM称为STT-MRAM。根据磁极化方向的不同，STT-MRAM又分为面内STT-MRAM和垂直STT-MRAM(即pSTT-MRAM)，后者有更好的性能。依此方法，即可通过向磁电阻元件提供自旋极化电流来反转磁性记忆层的磁化强度方向。此外，随着磁性记忆层的体积的缩减，写或转换操作需注入的自旋极化电流也越小。因此，这种写方法可同时实现器件微型化和降低电流。

[0004] 同时，鉴于减小MTJ元件尺寸时所需的切换电流也会减小，所以在尺度方面pSTT-MRAM可以很好的与最先进的技术节点相契合。因此，期望是将pSTT-MRAM元件做成极小尺寸，并具有非常好的均匀性，以及把对MTJ磁性的影响减至最小，所采用的制备方法还可实现高良莠率、高精确度、高可靠性、低能耗，以及保持适于数据良好保存的温度系数。同时，非易失性记忆体中写操作是基于阻态变化，从而需要控制由此引起的对MTJ记忆器件寿命的破坏与缩短。然而，制备一个小型MTJ元件可能会增加MTJ电阻的波动，使得pSTT-MRAM的写电压或电流也会随之有较大的波动，这样会损伤MRAM的性能。

[0005] 在现在的MRAM制造工艺中，在制作MTJ单元的时候，通常会选择和CMOS Via不对齐的方式，即：所谓的off-axis结构，这种和CMOS电路集成的方式，非常不利于MRAM电路的缩微化要求，非常不利于制作超小型磁性存储器要求。

[0006] 最近，为了实现MRAM电路缩微化的要求，通常在表面抛光的CMOS通孔(VIAx(x>＝1))上直接制作MTJ单元，即：所谓的on-axis结构。在采用铜制程的CMOS电路中，所有通孔(VIA)和连线(M，Metal)所采用的材料都是金属铜。然而，由于MTJ结构单元的尺寸要比VIAx(x>＝1)顶部开口尺寸小，在刻蚀磁性隧道结及其底电极的时候，为了使MTJ单元之间完全隔断，必须进行过刻蚀，在过刻蚀中，没有被磁性隧道结及其底电极覆盖的铜VIAx(x>＝1)的区域将会被部分刻蚀，同时也会损伤其扩散阻挡层(Ta/TaN)，这样将会形成铜VIAx(x>＝
1)到其外面的low-k 电介质的扩散通道，Cu原子将会扩散到low-k电介质中，这势必会对磁性随机存储器的电学性能，比如：时间相关介质击穿(TDDB，Time Dependent Dielectric Breakdown)和电子迁移率(EM，Electron Mobility)等，造成损伤。

[0007] 另外，在磁性隧道结及其底电极过刻蚀过程中，由于离子轰击(Ion Bombardment)，将会把铜原子及其形成化合物溅射到磁性隧道结的侧壁和被刻蚀的low-k材料的表面，从而对整个MRAM器件造成污染。

发明内容

[0008] 本发明的一种磁性隧道结及其周围逻辑电路的制作工艺和对准方式。在存储区域，采用在金属连线(Mx，Metalx(x>＝1))上依次制作底电极通孔(BEV，Bottom Electrode Via)、底电极接触(BEC，Bottom Electrode Contact)、磁性隧道结结构单元(MTJ)和顶电极通孔(TEV，Top Electrode Via)；BEV、BEC、MTJ和TEV依次对齐；在逻辑电路区域，则采用顶电极通孔(TEV)和底电极接触(BEC)直接相连接的方式实现，BEV、BEC和TEV依次对齐；最后，在顶电极通孔(TEV)上制作一层金属连线(Mx+1，x>＝1)以实现磁性随机存储器逻辑区域和存储区域之间的连接。

[0009] 本发明包括但不只限于制备磁性随机存储器(MRAM)，也不限于任何工艺顺序或流程，只要制备得到的产品或装置与以下优选工艺顺序或流程制备得到的相同或相似方法，其具体技术方案如下：

[0010] 一种磁性随机存储器单元阵列及周边电路连线的制造方法，包括如下步骤：

[0011] 步骤1：提供表面抛光的带金属连线的CMOS基底，并在基底上制作底电极通孔，然后在底电极通孔中填充金属；

[0012] 步骤2：在存储区域的底电极通孔上制作存储区域底电极接触和磁性隧道结阵列，在逻辑区域的底电极通孔上制作逻辑区域底电极接触；

[0013] 步骤3：制作顶电极通孔和实现逻辑单元/存储单元相连接的金属连线。

[0014] 进一步地，步骤2包括如下细分步骤：

[0015] 步骤2.1：将存储区域和逻辑区域的底电极通孔磨平，然后在磨平的底电极通孔上依次沉积底电极接触金属、磁性隧道结多层膜和硬掩模层；

[0016] 步骤2.2：图形化定义磁性隧道结图案，并对硬掩模层和磁性隧道结多层膜进行刻蚀并保持一定过刻蚀，然后在刻蚀后的硬掩模层和磁性隧道结多层膜周围沉积一层第一磁性隧道结电介质覆盖层；

[0017] 步骤2.3：在存储区域，利用已经形成的磁性隧道结图案，以第一磁性隧道结电介质覆盖层为硬掩模，通过自对准定义存储区域底电极接触的图案；在逻辑区域，通过使用一套新的光阻定义逻辑区域底电极接触的图案；接着采用刻蚀工艺使存储区域底电极接触与逻辑区域底电极接触全部隔断，最后去除残留的杂质；

[0018] 步骤2.4：在完成步骤2.3所有工艺后的产物上沉积第二磁性隧道结电介质覆盖层。

[0019] 更进一步地，步骤2.2包括如下技术细节：

[0020] 步骤2.2中，采用反应离子刻蚀和/或离子束刻蚀的方法完成对磁性隧道结多层膜的刻蚀并维持一定过刻蚀，最终在存储区域形成磁性隧道结阵列。反应离子刻蚀采用CH3OH、CH4/Ar、C2H5OH、CH3OH/Ar或者CO/NH3作为主要刻蚀气体；离子束刻蚀主要采用Ar、Kr或者Xe作为离子源。

[0021] 步骤2.2中，第一磁性隧道结电介质覆盖层的材料为SiC、SiN或SiCN，第一磁性隧道结电介质覆盖层的形成方法采用化学气相沉积、原子层沉积或者离子束沉积之中的一种。

[0022] 更进一步地，步骤2.3包括如下技术细节：

[0023] 步骤2.3中，在存储区域，以第一磁性隧道结电介质覆盖层为硬掩模，实现存储区域底电极接触的定义。在逻辑区域，采用光阻作为掩模，采用光刻工艺定义逻辑区域底电极接触的图案。

[0024] 步骤2.3中，采用反应离子刻蚀/或者离子束刻蚀使存储区域底电极接触与逻辑区域底电极接触隔断；反应离子刻蚀采用CF4、SF6、CH3OH、CH4/Ar、C2H5OH、CH3OH/Ar或者CO/NH3作为主要刻蚀气体；离子束刻蚀主要采用Ar、Kr或者Xe作为离子源。

[0025] 更进一步地，步骤2.4包括如下技术细节：

[0026] 步骤2.4中，第二磁性隧道结电介质覆盖层的材料选自SiC、SiN或者SiCN，第二磁性隧道结电介质覆盖层的形成方法采用化学气相沉积、原子层沉积或者离子束沉积之中的一种。

[0027] 进一步地，在步骤3中，采用两次单镶嵌或者单次双镶嵌工艺实现金属连线的制作。

[0028] 本发明的有益效果：在制作MTJ单元和底电极接触的时候，采用了先制作MTJ单元，然后再对底电极接触进行制作的工艺，在制作底电极接触的时候，在逻辑区域，采用光刻/刻蚀工艺对底电极接触进行制作，在存储区域，采用底电极接触自对准磁性隧道结单元的形式进行制作，这样底电极接触金属和磁性隧道结多层膜可以一次沉积，有利于磁性随机存储器磁性/电学性能的提高，工艺的复杂程度和制作成本降低。由于在磁性隧道结单元阵列下面，增加了一层底电极接触(BEC)，有效的隔断了CMOS后段铜和磁性隧道结阵列，有利于器件电学性能和良率的提升。附图说明

[0029] 结合附图，并通过参考下面的详细描述，将会更容易地对本发明由更完整的理解并且更容易地理解其伴随的优点和特征，其中：

[0030] 图1(a)至图1(c)是制作底电极通孔填充的步骤示意图；

[0031] 图2(a)至图2(d)是制作底电极接触和磁性隧道结阵列的步骤示意图；

[0032] 图3(a)至图3(d)是两次单镶嵌工艺制作金属连线的步骤示意图；

[0033] 图4是一次双镶嵌工艺制作金属连线的步骤示意图。

[0034] 其中，图3(d)和图4中两条虚曲线说明左右两部分实际上相隔甚远，只是为了方便展示，图中才把左右两部分画在一起；其他各图中，左右两部分实际上也是相隔的，为了使图简洁，两条虚曲线未标出。

[0035] 附图标记说明：100-表面抛光的带金属连线(Mx(x>＝1))的CMOS基底，201-底电极通孔(BEV)扩散阻挡层，202-底电极通孔(BEV)电介质，2031-底电极通孔(BEV)(存储区域)，2032-底电极通孔(BEV)(逻辑区域)，2041-底电极通孔(BEV)填充扩散阻挡层(存储区域)，
2042-底电极通孔(BEV)填充扩散阻挡层(逻辑区域)，2051-底电极通孔(BEV)填充(存储区域)，2052-底电极通孔(BEV)填充(逻辑区域)，301-底电极接触(BEC)金属层，302-包括种子层的磁性隧道结(MTJ)多层膜，303-顶硬掩模层，304-磁性隧道结电介质覆盖层(I)，305-光阻，401-磁性隧道结电介质覆盖层(II)，402-顶电极通孔(TEV)电介质，4031-顶电极通孔(TEV)(存储区域)，4032-顶电极通孔(TEV)(逻辑区域)，4041-顶电极通孔(TEV)填充扩散阻挡层(存储区域)，4042-顶电极通孔(TEV)填充扩散阻挡层(逻辑区域)，4051-顶电极通孔(TEV)填充(存储区域)，4052-顶电极通孔(TEV)填充(逻辑区域)，501-金属连线(Mx+1(x>＝
1)刻蚀阻挡层，502-金属连线(Mx+1(x>＝1))电介质，5031-金属连线(Mx+1(x>＝1))扩散阻挡层(存储区域)，5032-金属连线(Mx+1(x>＝1)扩散阻挡层(逻辑区域)，5041-金属连线(Mx+1(x>＝1))(存储区域)，5042-金属连线(Mx+1(x>＝1))(逻辑区域)。

具体实施方式

[0036] 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。需说明的是，本发明附图均采用简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

[0037] 本发明的一种磁性随机存储器单元阵列及周边电路连线的制造工艺，提供在两层金属之间，进行磁性随机存储器件及其周围逻辑电路的制作工艺和对准方式。在存储区域，采用在金属连线(Mx，Metalx(x>＝1))上依次制作底电极通孔(BEV，Bottom Electrode Via)、底电极接触(BEC，Bottom Electrode Contact)、磁性隧道结结构单元(MTJ)和顶电极通孔(TEV，Top Electrode Via)；BEV、BEC、MTJ和TEV依次对齐；在逻辑电路区域，则采用顶电极通孔(TEV)和底电极接触(BEC)直接相连接的方式实现，BEV、BEC和TEV依次对齐；最后，在顶电极通孔(TEV)上制作一层金属连线(Mx+1，(x>＝1))以实现磁性随机存储器逻辑区域和存储区域之间的连接。由于在磁性隧道结下面，增加了一层底电极接触(BEC)，有效的隔断了CMOS后段铜和磁性隧道结阵列，有利于器件电学性能和良率的提升。由于，在制作MTJ单元和底电极接触的时候，采用了先制作MTJ单元，然后再对底电极接触进行制作的工艺，在制作底电极接触的时候，在逻辑区域，采用光刻/刻蚀工艺对底电极接触进行制作，在存储区域，采用底电极接触自对准磁性隧道结单元的形式进行制作，这样底电极接触金属膜和磁性隧道结多层膜可以一次沉积，有利于磁性随机存储器磁性/电学性能的提高，工艺的复杂程度和制作成本降低。本发明包括但不只限于制备磁性随机存储器(MRAM)，也不限于任何工艺顺序或流程，只要制备得到的产品或装置与以下优选工艺顺序或流程制备得到的相同或相似方法，其具体步骤如下：

[0038] 步骤1：提供表面抛光的带金属连线(Mx(x>＝1))的CMOS基底100，并在其上制作底电极通孔(BEV，Bottom Electrode Via)2031和底电极通孔2032，然后采用标准的单镶嵌(SD，Single Damascene)工艺进行金属铜的填充。

[0039] 更进一步地，步骤1可以分为如下的形成步骤：

[0040] 步骤1.1：沉积扩散阻挡层201和底电极通孔电介质202，如图1(a)所示，其中，扩散阻挡层201既可以作为阻挡金属连线(Mx)中铜向底电极通孔电介质202的扩散保护层，又可以做为BEV刻蚀的刻蚀阻挡层，其厚度为10nm～50nm，形成材料可以为SiN、SiC或SiCN等；底电极通孔电介质202的厚度为60nm～150nm，形成材料可以为SiO2、SiON或low-k等。

[0041] 其中，低介电常数(low-k)介电质是指介电常数(k)低于二氧化硅(k＝3.9)的材料，在具体实施时，low-k材料可以是含氢硅酸盐(Hydrogen Silsequioxane，HSQ，k＝2.8～3.0)，含有Si-CH3官能基的含甲基硅酸盐类(Methylsilsesquioxane，MSQ，k＝2.5～2.7)，综合含氢硅酸盐类HSQ和含甲基硅酸盐类MSQ所合成的混合式有机硅氧烷聚合物(Hybrid Organic Siloxane Polymer，HOSP)薄膜(k＝2.5)，多孔SiOCH薄膜(k＝2.3～2.7)，甚至可以采用超低介电常数(k<2.0)的多孔性硅酸盐(Porous Silicate)等有机类高分子化合物及介电常数(k)为1.9的多孔SiOCH薄膜。

[0042] 步骤1.2：在存储区域和逻辑区域同时图形化定义底电极通孔(BEV)2031图案、底电极通孔2032图案，刻蚀形成底电极通孔(BEV)2031、底电极通孔2032，如图1(b)所示。在刻蚀之后，一般采用干法工艺和/或湿法清洗工艺除去残留的聚合物。

[0043] 步骤1.3：填充金属铜到底电极通孔(BEV)2031、底电极通孔2032里面，并采用化学机械抛光(CMP，Chemical Mechanical Planarization)磨平，形成底电极通孔填充2051、底电极通孔填充2052，如图1(c)所示；其中，通常在电镀铜之前，都会事先沉积一层Ti/TiN或Ta/TaN扩散阻挡层2041、扩散阻挡层2042和铜种子层。

[0044] 步骤2：在存储区域，制作磁性隧道结(MTJ)单元阵列及其下面的底电极接触(BEC)，在逻辑区域，制作底电极接触(BEC)。

[0045] 更进一步地，步骤2可以分为如下的形成步骤：

[0046] 步骤2.1：在磨平的底电极通孔(BEV)上，依次沉积底电极接触(BEC)金属层301、磁性隧道结多层膜302和顶硬掩模层303，如图2(a)所示。

[0047] 其中，底电极接触(BEC)金属层301为Ta、TaN、Ti、TiN，W或WN等，其厚度范围为20nm～80nm，可以采用化学气相沉积(CVD，Chemical Vapor Deposition)、物理气相沉积(PVD，Physical Vapor Deposition)、原子层沉积(ALD，Atomic Layer Deposition)或离子束沉积(IBD，Ion Beam Deposition)等方式实现。

[0048] 磁性隧道结(MTJ)多层膜302的总厚度为15nm～40nm，可以是由参考层、势垒层和记忆层的依次向上叠加的Bottom Pinned结构或者是由记忆层、势垒层和参考层的依次向上叠加的Top Pinned结构。

[0049] 进一步地，参考层具有磁极化不变性，根据其是面内型(iSTT-MRAM)或垂直(pSTT-MRAM)结构有所不同。面内型(iSTT-MRAM)的参考层一般具有(IrMn或PtMn)/CoFe/Ru/CoFe/CoFeB结构，其优选总厚度为10～30nm；垂直型(pSTT-MRAM)的参考层一般具有TbCoFe或[Co/Pt]/Co/Ru/[CoPt]/CoFeBm超晶格多层膜结构，通常下面需要一层种子层，例如Ta/Pt，其优选参考层总厚度为8～20nm。

[0050] 进一步地，势垒层为非磁性金属氧化物，优选MgO或Al2O3，其厚度为0.5nm～3nm。

[0051] 更进一步地，可以采用双层MgO的结构。

[0052] 进一步地，记忆层具有可变磁极化，根据其是面内型(iSTT-MRAM)或垂直(pSTT-MRAM)结构又所不同。面内型iSTT-MRAM的记忆层一般为CoFe/CoFeB或CoFe/NiFe，其优选厚度为2nm～6nm，垂直型pSTT-MRAM记忆层一般为CoFeB、CoFe/CoFeB、Fe/CoFeB、CoFeB(Ta，W，Mo)/CoFeB，其优选厚度为0.8nm～2nm。

[0053] 顶硬掩模层303的厚度为20nm～100nm，选择Ta、TaN、W或WN等以期在卤素电浆中获得更好刻轮廓。

[0054] 步骤2.2：图形化定义磁性隧道结图案，并对顶硬掩模层303和磁性隧道结多层膜302进行刻蚀，并保持一定过刻蚀，然后，沉积一层磁性隧道结电介质覆盖层(I)304，如图2(b)所示；

[0055] 在此过程中，采用一次光刻一次刻蚀(LE，lithography-etching)或者两次光刻两次刻蚀(LELE，lithography-etching-lithography-etching)的方法完成对磁性隧道结的定义和顶硬掩模层303的反应离子(RIE)刻蚀，并同时采用RIE或湿法工艺除去残留的聚合物，以使图案转移到磁性隧道结的顶部。

[0056] 采用反应离子刻蚀(RIE，Reactive Ion Etching)和/或者离子束刻蚀(IBE，Ion Beam Etching)的方法完成对磁性隧道结(MTJ)刻蚀并维持一定过刻蚀；最终，在存储区域形成磁性隧道结(MTJ)阵列单元。

[0057] 其中，IBE主要采用Ar、Kr或者Xe等作为离子源；RIE主要采用CH3OH、CH4/Ar，C2H5OH、CH3OH/Ar或者CO/NH3等作为主要刻蚀气体。

[0058] 其中，磁性隧道结电介质覆盖层(I)304材料为SiC、SiN或者SiCN等，其形成方法可以采用化学气相沉积(CVD，Chemical Vapor Deposition)，原子层沉积(ALD，Atomic Layer Deposition)或者离子束沉积(IBD，Ion Beam Deposition)等方式实现。

[0059] 步骤2.3：在存储区域，采用沉积的磁性隧道结电介质覆盖层(I)304为硬掩模，采用自对准的方式，实现底电极接触(BEC)的定义；在逻辑区域，采用光阻(PR，Photo Resist)305作为掩模，如图2(c)所示。采用光刻工艺定义逻辑区域的底电极接触(BEC)图案；接着，采用刻蚀工艺使不同单元的底电极接触(BEC)单元隔断，最后，采用干法工艺去除残留的聚合物，如图2(d)所示。

[0060] 其中，刻蚀工艺可以采用IBE或RIE等方式实现，IBE主要采用Ar、Kr或者Xe等作为离子源；RIE主要采用CF4、SF6、CH3OH、CH4/Ar、C2H5OH、CH3OH/Ar或者CO/NH3等作为主要刻蚀气体。

[0061] 步骤2.4：再次沉积磁性隧道结电介质覆盖层(II)401，其中，磁性隧道结电介质覆盖层(II)401材料为SiC、SiN或者SiCN等，其形成方法可以采用化学气相沉积(CVD)，原子层沉积(ALD)或者离子束沉积(IBD)等。

[0062] 步骤3：制作顶电极通孔(TEV，Top Electrode Via)和实现逻辑单元/存储单元相连接的金属连线(Mx+1)。在此步骤中，可以采用两次单镶嵌(SD，Single Damascene)或者单次双镶嵌(DD，Dual Damascene)工艺实现。

[0063] 实施案例一：两次单镶嵌(SD，Single Damascene)工艺，其步骤如下：

[0064] 步骤3.1.1：在磁性隧道结电介质覆盖层(II)401上，沉积顶电极通孔电介质402，最后，采用平坦化工艺磨平顶电极通孔(TEV)电介质402，如图3(a)所示；顶电极通孔(TEV)电介质402为SiO2、SiON或low-k等材料，其厚度为120nm～400nm。

[0065] 步骤3.1.2：图形化定义并采用刻蚀工艺形成顶电极通孔(TEV)4031、顶电极通孔4032；在逻辑区域，使之连接到底电极接触金属层301；在存储区域，使之连接到顶硬掩模层
303，通常，在刻蚀之后采用清洗工艺除去聚合物，如图3(b)所示。

[0066] 步骤3.1.3：填充金属形成顶电极通孔填充4051、顶电极通孔填充4052，并采用化学机械抛光(CMP)将其磨平，如图3(c)所示。其中，通常在电镀(ECP，Electro Chemical Plating)铜之前，都会事先沉积一层Ti/TiN或Ta/TaN扩散阻挡层4041、扩散阻挡层4042和铜种子层。

[0067] 步骤3.1.4：沉积金属连线(Mx+1)电介质502，图形化定义并刻蚀形成连接逻辑区域和存储区域的金属连线槽，电镀铜到连线槽里面，并采用化学机械抛光磨平，以形成连接逻辑区域和存储区域的金属连线(Mx+1)5041、金属连线5042，如图3(d)所示；其中，金属连线(Mx+1)电介质502的厚度为50nm～300nm，其材料为SiO2、SiON或low-k等，通常在沉积之前，都会沉积一层厚度为几十纳米的刻蚀阻挡层501，其材料为SiN、SiC或SiCN等；在电镀铜之前，都会事先沉积一层Ti/TiN或Ta/TaN扩散阻挡层5031、扩散阻挡层5032和铜种子层。

[0068] 实施案例二：一次双镶嵌(DD，Dual Damascene)工艺，如图4所示；其步骤如下：

[0069] 步骤3.2.1：在磁性隧道结电介质覆盖层(II)401上，沉积顶电极通孔电介质402，然后，采用平坦化工艺磨平顶电极通孔(TEV)电介质402；顶电极通孔(TEV)电介质402为SiO2、SiON或low-k等材料，其厚度为120nm～400nm；最后，沉积金属连线(Mx+1)电介质502的厚度为50nm～300nm，其材料为SiO2、SiON或low-k等，通常在沉积之前，都会沉积一层厚度为几十纳米的刻蚀阻挡层501，其材料为SiN、SiC或SiCN等。

[0070] 步骤3.2.2：图形化定义并采用刻蚀工艺形成顶电极通孔(TEV)和连接逻辑区域和存储区域的金属连线槽，在逻辑区域，使顶电极通孔4032连接到底电极接触金属层301，在存储区域，使顶电极通孔4031连接到顶硬掩模层303，通常，在刻蚀之后采用清洗工艺除去聚合物。

[0071] 步骤3.2.3：填充金属形成顶电极通孔填充4051、顶电极通孔填充4052和金属连线(Mx+1)5041、金属连线5042，并采用化学机械抛光磨平；其中，通常在电镀铜之前，都会事先沉积一层Ti/TiN或Ta/TaN扩散阻挡层4041、扩散阻挡层4042、扩散阻挡层5031、扩散阻挡层5032和铜种子层。

[0072] 以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术人员无需创造性劳动就可以根据本发明的构思作出诸多修改和变化。因此，凡本技术领域中技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。

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