技术领域
[0001] 本
发明涉及半导体制造领域，尤其涉及一种用于制造半导体器件的方法，该方法能够改善
接触插塞（contact plug）与金属栅极之间的桥接问题。
背景技术
[0002] 随着栅极尺寸缩短至几十纳米，栅极介电层的厚度降至3nm以下，引发了栅极
电阻过大、栅漏电增大以及多晶
硅栅极出现空乏现象等问题。因此，人们又将目光重新投向金属栅极技术，其中，采用具有较低电阻的金属作为栅极，并且采用具有高
介电常数（高k）的材料作为栅极介电层。
[0003] 然而，在金属栅极制造工艺中，接触插塞与金属栅极之间容易发生桥接，这对于良率损失来说存在较高
风险。发生桥接的根本原因在于，接触插塞与金属栅极之间的间距比
光刻和蚀刻工艺的工艺窗口（例如，套刻控制和CD均一性）的裕量（即20nm）小。
[0004] 因此，需要一种用于制造半导体器件的方法，以解决
现有技术中存在的问题。
发明内容
[0005] 在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0006] 为解决上述现有技术中存在的问题，本发明提供一种用于制造半导体器件的方法，包括：提供衬底，所述衬底上形成有第一层间介电层以及位于所述第一层间介电层中的栅极结构；对所述栅极结构执行回蚀刻处理，以使其上表面低于所述第一层间介电层的上表面；在所述衬底上方形成栅极结构
覆盖层；以及对所述栅极结构覆盖层执行平坦化处理，以使所述栅极结构覆盖层的上表面与所述第一层间介电层的上表面齐平。
[0007] 优选地，所述回蚀刻处理采用干法蚀刻处理。
[0008] 优选地，所述干法蚀刻处理所使用的处理气体包含Cl2。
[0009] 优选地，所述干法蚀刻处理所使用的处理气体还包含N2、CH4、CHF3和Ar中的至少一种。
[0010] 优选地，所述回蚀刻处理采用湿法蚀刻处理。
[0011] 优选地，所湿法蚀刻处理的蚀刻速率不大于5nm/分钟。
[0012] 优选地，所述回蚀刻处理的蚀刻深度为所述栅极结构的高度的1/5~1/2。
[0013] 优选地，所述回蚀刻处理的蚀刻深度为10~40nm。
[0014] 优选地，所述栅极结构覆盖层的构成材料为
氧化硅、氮化硅、掺硅的
碳化物和氮氧化硅中的至少一种。
[0015] 优选地，所述栅极结构覆盖层通过
化学气相沉积法或
原子层沉积法形成。
[0016] 优选地，所述栅极结构覆盖层的厚度为20~60nm。
[0017] 优选地，所述平坦化处理为时间控制工艺。
[0018] 优选地，在所述平坦化处理之后进一步包括：去除所述第一层间介电层。
[0019] 优选地，在所述平坦化处理之后进一步包括：在所述衬底上方形成第二层间介电层；以及在所述第二层间介电层中形成接触孔。
[0020] 优选地，在形成所述接触孔时，通过调节套刻位移调节所述接触孔与所述栅极结构之间的间距。
[0021] 优选地，所述栅极结构两侧形成有侧墙。
[0022] 优选地，所述栅极结构包括栅极介电层和位于所述栅极介电层上的金属栅极。
[0023] 优选地，还包括在整个所述半导体衬底上沉积接触孔蚀刻停止层的步骤。
[0024] 优选地，采用湿法蚀刻去除所述第一层间介电层。
[0025] 优选地，所述第一层间介电层为氧化物。
[0026] 综上所述，根据本发明的方法具有以下优点：首先，能够增大接触插塞与金属栅极之间的间距，从而改善两者之间的桥接问题；其次，对于光学邻近修正（Optical Proximity Correction，OPC）、光刻或蚀刻工艺而言，可以获得较佳的工艺窗口。因此，根据本发明的方法能够最终实现对半导体器件的整体电学性能的提高。此外，该方法容易与传统CMOS工艺兼容、无需增加额外的掩
模版以及曝光显影步骤且简单易行，因而能够降低制造成本并实现可靠的在线工艺控制。
附图说明
[0027] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的
实施例及其描述，用来解释本发明的原理。附图中：
[0028] 图1为根据本发明示例性实施例制造半导体器件的工艺
流程图；
[0029] 图2A-2F为根据本发明示例性实施例制造半导体器件工艺流程中各个步骤所获得的器件的示意性剖面图；以及
[0030] 图3A和图3B分别为根据本发明和现有技术制作的半导体器件结构的示意性剖面图。
具体实施方式
[0031] 接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。附图中，为了清楚起见，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0032] 应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地位于其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
[0033] 图1示出了根据本发明示例性实施例制造半导体器件的工艺流程图，图2A-2F示出了根据本发明示例性实施例制造半导体器件工艺流程中各个步骤所获得的器件的示意性剖面图。应当注意的是，半导体器件中的部分器件结构可以由
多晶硅栅互补式金属氧化物半导体（CMOS）制作流程来制造，因此在本发明的方法之前、之中或之后可以提供额外的工艺，且其中某些工艺在此仅作简单的描述。下面将结合附图来详细说明本发明的示例性实施例。
[0034] 首先，执行步骤S101：提供衬底，所述衬底上形成有第一层间介电层以及位于所述第一层间介电层中的栅极结构。
[0035] 如图2A所示，提供衬底210，在衬底210上形成有第一层间介电层230以及位于第一层间介电层230中的栅极结构。
[0036] 如图所示，在衬底210中形成有源/漏区216以及隔离槽212（例如，浅槽隔离（STI））等。在衬底210上形成有栅极结构。作为示例，在本实施例中，栅极结构包括栅极介电层222和位于栅极介电层222上的金属栅极（即构成栅极结构的栅极材料层）224。优选地，在该栅极结构两侧形成有侧墙226，其主要用于在通过
等离子体注入工艺形成源/漏区时保护栅极结构不受损伤，并且有效地控制源/漏区与栅极结构之间的相对
位置关系。这里，应认识到，本示例中的栅极结构是针对高k金属栅后栅工艺的，但本发明并不限于此，而是还可以采用其他的栅极结构，例如目前普遍采用的由多晶硅栅极和栅极介电层构成的多晶硅栅极结构。
[0037] 作为示例，衬底210的构成材料可以是未掺杂
单晶硅、掺杂有N型或P型杂质的单晶硅、多晶硅、锗硅或者绝缘体上硅（SOI）等。栅极介电层222的构成材料可以是诸如氧化铪、
硅酸铪、氧化镧、氧化锌、硅酸锌、氧化钽、氧化
钛、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化
铝、
铁电
薄膜、铌锌酸、铅钛酸铅这样的高k材料中的一种。金属栅极224的构成材料例如可以包含铪、钛、钽、铝、锆、钌、钯、铂、钴、镍及其氧化物和碳化物中的一种或多种。侧墙226的构成材料可以是氮化物、氧化物或其组合。
[0038] 作为示例，第一层间介电层230的构成材料可以是氧化硅、氮氧化硅、氮化硅等，并且可以采用化学气相沉积法、高
密度等离子体化学气相沉积法、旋转涂布法、溅
镀等方法形成。此外，在形成之后还可以对第一层间介电层230进行平坦化处理，以露出所述栅极结构的上表面。平坦化处理的非限制性实例包括机械平坦化方法和化学机械
抛光平坦化方法。
[0039] 此外，如图所示，在源/漏区216表面附近还可以形成有金属硅化物层214。作为示例，金属硅化物214的构成材料为镍-硅金属。金属硅化物层在半导体器件结构中的作用及其形成工艺参数和条件已为本领域技术人员所知，在此不再详述。
[0040] 如图所示，在第一层间介电层230和衬底210之间还可以形成有接触孔蚀刻停止层（简称为CESL层）220。应理解的是，该CESL 220是优选的而非必需的，技术人员可以根据实际需要加以取舍。
[0041] 接着，执行步骤S102：对所述栅极结构执行回蚀刻处理，以使其表面低于所述第一层间介电层的上表面。
[0042] 如图2B所示，对栅极结构执行回蚀刻处理，以使其上表面低于第一层间介电层230的上表面。具体地，所述回蚀刻处理可以采用干法蚀刻处理或湿法蚀刻处理。当采用干法蚀刻处理时，所使用的处理气体可以包含Cl2。除此以外，处理气体中还可以包含N2、CH4、CHF3和Ar中的至少一种作为稀释气体。当采用湿法蚀刻处理时，蚀刻速率优选为5nm/分钟这样的低速率，以便较好地控制金属栅极层224中被蚀刻的厚度。应理解的是，不论是采用干法蚀刻还是湿法蚀刻处理，上述回蚀刻处理的蚀刻深度都优选为金属栅极层224的高度的1/5~1/2，且更优选为10~40nm。
[0043] 接着，执行步骤S103：在所述衬底上方形成栅极结构覆盖层。
[0044] 如图2C所示，在衬底210上方形成栅极结构覆盖层240，其也可以作为后续蚀刻接触孔时的接触孔蚀刻停止层。栅极结构覆盖层240的构成材料可以与接触孔蚀刻停止层220的构成材料相同，例如可以是氧化硅、氮化硅、掺硅的碳化物和氮氧化硅中的至少一种。
栅极结构覆盖层240同样也可以通过常规的化学气相沉积（CVD）法或原子层沉积（ALD）法形成。此外，优选地，栅极结构覆盖层240可以为20~60nm。在本实施例中，作为示例，栅极结构覆盖层240为氮化硅。更多的栅极结构覆盖层的构成材料以及相应的形成工艺方法和条件均为本领域技术人员所熟知，在此不再赘述。
[0045] 然后，执行步骤S104：对所述栅极结构覆盖层执行平坦化处理，以使所述栅极结构覆盖层与所述第一层间介电层的表面齐平。
[0046] 如图2D所示，通过
化学机械抛光（CMP）等平坦化工艺对栅极结构覆盖层240的上表面执行平坦化处理，以使其上表面与第一层间介电层230的上表面齐平。所述平坦化处理为时间控制工艺（time controlled process平坦化处理的更多工艺参数和条件已为本领域技术人员所知，在此不再详述。
[0047] 这里，在平坦化处理之后，可以去除第一层间介电层230，如图2E所示。去除第一层间介电层230例如可以采用湿法蚀刻处理。本领域技术人员可根据第一层间介电层230的构成材料对现有的湿法处理溶液的组成和配比加以调整，以获得最佳的工艺结果。
[0048] 然后，进一步地，如图2F所示，在衬底210上方形成CESL层250，其构成材料和形成工艺均可以与CESL层220所采用的相同，在此不再赘述。该层也是优选的而非必需的，用于在过蚀刻时保护下层膜层不受损伤。
[0049] 然后，在CESL层250上形成第二层间介电层（未示出），其形成材料和方法可以与所述第一层间介电层完全相同。且之后，通过等离子体干法蚀刻等蚀刻工艺在第二层间介电层中形成接触孔（未示出）。形成接触孔的步骤具体可以如下：在层间介电层上形成具有图案的
光刻胶层；然后，以该光刻胶层为掩膜，蚀刻层间介电层和CESL层，从而形成所述接触孔。当然，蚀刻所采用的掩膜不限于本实施例中的光刻胶，而是还可以采用其他的掩膜技术，例如金属硬掩膜等。在形成接触孔的光刻和蚀刻工艺中，可以通过调节套刻位移（overlay shift）来增大接触孔与栅极结构之间的间距。
[0050] 通过如上所述的方法步骤最终获得如图3A所示的半导体器件结构，其中附图标记360表示第二层间介电层，附图标记352表示接触孔。图3B所示为根据现有技术制作的半导体器件结构的示意性剖面图。与图3B中所示半导体器件结构相比，图3A中接触孔352与金属栅极324之间的间距（图中双向箭头所示）增大，这相当于增大了将形成在接触孔352中的接触插塞与金属栅极324之间的间距，从而能够有效地防止两者之间的桥接。
[0051] 此外，需予以理解的是，虽然本实施例中在平坦化处理之后将第一层间介电层去除然后再形成接触孔蚀刻停止层、第二层间介电层等，但也可以不去除第一层间介电层而直接在其上形成接触孔蚀刻停止层、第二层间介电层等紧接着继续执行后续工艺步骤。
[0052] 此外，还需予以理解的是，出于成本控制的目的，上述每道工序优先选用现有技术中的常规单项工艺。另外，出于成本控制的目的，可以使用传统设备来实施上述每道工序，以便降低制造成本。并且，根据本发明的方法由于简单易行，因而可以实现可靠的在线工艺控制。
[0053] 这里，本领域技术人员应认识到，尽管上面的描述是围绕高k金属栅后栅工艺而展开的，但本发明并不仅仅适用于这类工艺，而是还可以适用于其他的半导体制造工艺，例如常规的CMOS工艺。
[0054] 综上所述，根据本发明的方法具有以下优点：首先，能够增大接触插塞与金属栅极之间的间距，从而改善两者之间的桥接问题；其次，对于光学邻近修正（Optical Proximity Correction，OPC）、光刻或蚀刻工艺而言，可以获得较佳的工艺窗口。因此，根据本发明的方法能够最终实现对半导体器件的整体电学性能的提高。此外，该方法容易与传统CMOS工艺兼容、无需增加额外的掩模版以及曝光显影步骤且简单易行，因而能够降低制造成本并实现可靠的在线工艺控制。
[0055] 本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外，本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和
修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的
权利要求书及其等效范围所界定。
