技术领域
[0001] 本
发明涉及
半导体技术领域，更具体地，本发明涉及一种金属栅电极的制作方法。
背景技术
[0002] 随着集成
电路制造技术的不断发展，MOS晶体管的特征尺寸也越来越小。在MOS晶体管特征尺寸不断缩小情况下，为了降低MOS晶体管栅极的寄生电容，提高器件速度，高K栅介电层与金属栅电极的栅极叠层结构被引入到MOS晶体管中。
[0003] 为避免金属栅电极的金属材料对晶体管其他结构的影响，所述金属栅电极与高K栅介电层的栅极叠层结构通常采用栅极替代(replacement gate)工艺制作。例如
专利号为ZL01139315.7的中国专利，即提供了一种利用伪栅进行栅极替代制作金属栅极的方法。在该工艺中，在源漏区注入前，在待形成的栅电极
位置首先形成由多晶
硅构成的伪栅极，所述伪栅极用于自对准形成源漏区等工艺处理。而在形成源漏区之后，会移除所述伪栅极并在伪栅极的位置形成栅极开口，之后，再在所述栅极开口中依次填充高K栅介电层与金属栅电极。由于金属栅电极在源漏区注入完成后再进行制作，这使得后续工艺的数量得以减少，避免了金属材料不适于进行高温处理的问题。
[0004] 然而，采用上述栅极替代工艺制作MOS晶体管仍存在着挑战。随着
栅极长度的进一步缩小，这种问题更加严重。如图1所示，在现有的金属栅电极的制作工艺中，由于栅极的长度较小，制作栅极的开口深宽比较大，因此，在将栅电极材料沉积到栅极开口较为困难。栅极开口顶部边缘处的沉积速率总是大于底部，而导致顶部边缘的栅电极材料过厚，很容易封住栅极开口，而在底部形成空洞(图1中虚线圈指示区域)。上述空洞将影响栅电极的电性能。因此有必要提供一种新的金属栅电极制作方法，以避免上述产生空洞的问题。
发明内容
[0005] 本发明解决的问题是提供一种金属栅电极的制作方法，避免了在金属栅电极中出现空洞。
[0006] 为解决上述问题，本发明提供了一种金属栅电极的制作方法，包括：
[0007] 提供半导体衬底，在所述半导体衬底的表面形成伪栅及其
侧壁；
[0008] 在所述伪栅两侧的半导体衬底内
离子注入形成源、漏极；
[0009] 去除伪栅的侧壁；
[0010] 至少在伪栅表面沉积牺牲介质层，所述牺牲介质层在伪栅顶部边缘处形成
外延的突起，并具有外倾的侧表面；
[0011] 在上述半导体结构的表面形成层间介质层，并平坦化所述层间介质层的表面，直至露出伪栅顶部的牺牲介质层；
[0012] 去除所述伪栅及其表面的牺牲介质层，形成栅极开口；填充所述栅极开口形成金属栅电极。
[0013] 可选的，所述伪栅的材质为
多晶硅，栅长为 高度为 所述牺牲介质层的材质为无定形
碳。所述牺牲介质层采用
化学气相沉积工艺形成。所述牺牲介质层侧表面的
外倾角度为1°至5°。所述牺牲介质层在伪栅顶部边缘处的外延宽度为采用通
氧灰化工艺去除牺牲介质层。采用选择性干法
刻蚀去除伪栅。
[0014] 可选的，在填充栅极开口形成金属栅电极前，还包括在栅极开口底部形成高K栅介电层。所述高K栅介电层包括HfO2、HFSiO、HfON、La2O3、LaAlO、Al2O3、ZrO2、ZrSiO、TiO2或Y2O3。所述高K栅介电层采用化学气相淀积或
原子层沉积工艺形成。所述高K栅介电层的厚度小于
[0015] 可选的，所述金属栅电极的材质为TiN、Ti、TaN或Al、W。所述金属栅电极采用
物理气相沉积形成。
[0016] 与
现有技术相比，本发明具有以下优点：在伪栅表面形成具有外
倾侧面的牺牲介质层，使得去除伪栅及其表面的牺牲介质层后，在层间介质层内形成较大开口的凹槽，有效避免了填充形成金属栅电极产生空洞的问题。
附图说明
[0017] 图1是现有的金属栅电极制作方法产生空洞
缺陷的示意图。
[0018] 图2是本发明金属栅电极制作方法的流程示意图。
[0019] 图3至图11是本发明金属栅电极制作方法的剖面示意图。
具体实施方式
[0020] 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
[0021] 在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体
实施例的限制。
[0022] 正如背景技术部分所述，由于制作栅极的开口深宽比较大，现有的金属栅电极制作方法在所述开口内填充金属材料形成栅电极时，容易出现空洞，从而影响栅电极的性能。
[0023] 针对上述问题，本发明的
发明人提供了一种金属栅电极的制作方法，利用在伪栅表面形成具有外倾侧面的牺牲介质层，使得后续形成的栅极开口在顶部具有较大的开口宽度，其顶部边缘过渡较为平缓，可以有效改善在栅极开口内填充金属材料时出现空洞的情况。
[0024] 参考图2，示出了本发明所述的金属栅电极的制作方法的流程，基本步骤包括：
[0025] 执行步骤S101，提供半导体衬底，在所述半导体衬底表面形成伪栅及其侧壁。所述伪栅用于形成栅极开口，其尺寸决定了栅极开口的宽度及深度，材质可以为多晶硅；所述侧壁可以为氮化硅侧壁或其他常规的侧壁结构以及材料。
[0026] 执行步骤S102，在伪栅两侧的半导体衬底内进行离子注入形成源、漏极。作为常规的MOS器件制造工艺，在半导体衬底表面区域内，根据预先定义的MOS器件类型，分别进行相应类型的离子注入工艺。
[0027] 执行步骤S103，去除所述侧壁。具体的可以采用选择性湿法刻蚀去除，而保留伪栅。
[0028] 执行步骤S104，在所述伪栅的表面沉积牺牲介质层，所述牺牲介质层在伪栅顶部边缘处形成外延突起，并具有外倾的侧表面。通常在气相沉积工艺中，尖锐处的沉积速率相对较快，因此所述牺牲介质层在伪栅顶部边缘处的厚度相对其他部分较厚，能够形成外延突起并具有外倾的侧表面，且外倾角度与伪栅的高度、沉积工艺的沉积速率以及沉积时间等参数有关。可以通过选择具体的沉积工艺参数以及伪栅的高度进行调整。
[0029] 执行步骤S105，在上述半导体结构的表面
覆盖形成层间介质层，并平坦化所述层间介质层的表面，直至露出伪栅顶部的牺牲介质层。其中，所述层间介质层的材质应当与牺牲介质层相异，以便于后续工艺的选择性去除。所述平坦化可以采用化学机械
研磨，并以牺牲介质层作为停止层。
[0030] 执行步骤S106，去除所述伪栅及其表面的牺牲介质层，形成栅极开口。可以根据牺牲介质层以及伪栅的材质选择相应的去除工艺，例如采用选择性的湿法刻蚀或
干法刻蚀工艺。层间介质层中去除牺牲介质层以及伪栅后的剩余空间便作为栅极开口，所述栅极开口的底部将露出半导体衬底。
[0031] 执行步骤S107，在栅极开口内填充金属材料形成金属栅电极。由于栅极开口是通过去除伪栅及其表面的牺牲介质层而得到的，且所述牺牲介质层在伪栅顶部边缘处形成外延突起，并具有外倾的侧表面，因此所述栅极开口的顶部开口宽度大于底部宽度，且其顶部边缘过渡较为平缓，在填充形成金属栅电极时，沉积速率较为均匀，能够有效的改善产生空洞的缺陷。通常在填充金属材料后，还应当包括平坦化去除溢出栅极开口的金属材料的步骤。
[0032] 此外在填充形成金属栅电极之前，通常还包括在栅极开口的底部，半导体衬底表面沉积高K介电材料，作为金属栅极的高K栅介电层。需要指出的是，如果步骤S101中所提供的半导体衬底表面已形成有介电层，则可以省略上述在栅极开口底部制作栅介电层的步骤。
[0033] 下面结合具体的实施例阐述本发明特征以及优点，图3至图11示出了本发明的金属栅电极制作方法一个实施例的各制作阶段。
[0034] 如图3所示，提供半导体衬底100，所述半导体衬底100可以为
单晶硅衬底或绝缘体上硅，在所述半导体衬底100上定义有形成各MOS晶体管的区域。且各MOS晶体管区域间通过
浅沟槽隔离STI绝缘隔离。为简化说明，本发明实施例仅以NMOS晶体管的制作为图示示例，所述半导体衬底100为P型衬底。
[0035] 如图4所示，在半导体衬底100上形成伪栅层，其材质可以为多晶硅，沉积厚度决定了伪栅的高度。刻蚀部分伪栅层，在半导体衬底100表面的预
定位置处形成伪栅101，然后采用常规的侧壁形成工艺形成伪栅101的侧壁102。本实施例中，所述伪栅101的栅长为高度为 其侧壁材质可以为氮化硅或其他常规侧壁材质。
[0036] 如图5所示，在伪栅101两侧的半导体衬底100内进行离子注入，形成源、漏极。其中，根据MOS晶体管的类型在相应区域内进行不同掺杂类型的离子注入工艺。具体的，先制作
光刻胶掩模定义源、漏极区域，然后在伪栅101两侧进行N型离子注入，形成NMOS晶体管的源、漏极；再重复上述步骤，进行P型离子注入，形成PMOS晶体管的源、漏极。
[0037] 如图6所示，去除伪栅101的侧壁102。本实施例中，所述侧壁102为氮化硅材质，有别于多晶硅材质的伪栅101以及单晶硅半导体衬底100，因此可以采用热
磷酸进行选择性湿法刻蚀去除。
[0038] 如图7所示，在伪栅101的表面沉积牺牲介质层103。所述牺牲介质层103的材质可以是
无定形碳、氮化硅等，应当有别于后续工艺所形成的层间介质层以便于选择性去除。所述沉积工艺可以是化学气相沉积。根据前述原理可知，所述牺牲介质层103在伪栅101的顶部边缘处厚度相对其他部分较厚，能够形成外延突起并具有外倾的侧表面。其中，伪栅
101的高度、化学气相沉积时的沉积速率以及沉积时间均会影响上述外倾角度。具体的，伪栅101表面各处的沉积速率存在差异，且顶部的沉积速率比底部快，则沉积时间越长，上述牺牲介质层103在伪栅101顶部的外延宽度越大，侧表面的外倾也越明显。
[0039] 在本实施例中，所述牺牲介质层103的材质选用无定形碳，其侧表面的外倾角度α范围为1°至5°。根据几何关系，牺牲介质层103在伪栅101顶部边缘处的外延宽度w与伪栅101的高度h存在如下关系式w≈h·tgα，所述外延宽度w的范围为 此外，在进行化学气相沉积时，所述牺牲介质层103不仅仅形成于伪栅101的表面，还形成于暴露的半导体衬底100的表面。
[0040] 如图8所示，在图7所示的半导体结构表面覆盖沉积层间介质层104，然后平坦化所述层间介质层104的表面，减薄其厚度，直至露出伪栅101顶部的牺牲介质层103。本实施例中，所述层间介质层104的材质选择为氧化硅，采用化学机械研磨减薄所述层间介质层104。由于无定形碳化学性质不活泼，很难与研磨液产生反应，研磨速度相对于
二氧化硅极慢，因此上述化学机械研磨非常容易停滞于伪栅101顶部的牺牲介质层103上。
[0041] 如图9所示，去除伪栅101及其表面的牺牲介质层103形成栅极开口。
[0042] 具体的，本实施例中所述牺牲介质层103为无定形碳，可以采用通氧灰化工艺，将覆于伪栅101表面的牺牲介质层103低温氧
化成一氧化碳以及二氧化碳气体而去除。需要指出的是，在上述通氧灰化工艺中，位于半导体衬底100表面、层间介质层104底部的部分牺牲介质层103，由于与外界气体的
接触面极小，因此并不会被去除。而此时已经完成了源、漏区的制作，上述残留的牺牲介质层103也不会对后续工艺造成影响。
[0043] 在去除牺牲介质层103后将暴露出伪栅101，所述伪栅101的材质为多晶硅，可以以层间介质层104作为掩模进行选择性的干法刻蚀，去除伪栅101，直至露出半导体衬底100。
[0044] 所述伪栅101及其表面的牺牲介质层103被去除后，便在层间介质层104内形成了栅极开口，所述栅极开口的形状即原伪栅101及其表面的牺牲介质层103的形状。由于牺牲介质层103在伪栅101顶部边缘处形成外延突起，并具有外倾的侧表面，因此所述栅极开口的顶部宽度大于底部宽度，且顶部边缘处过渡较为平缓。
[0045] 如图10所示，在栅极开口的底部，半导体衬底100的表面形成高K栅介电层105。具体的，可以采用具有较好台阶覆盖能
力的沉积方法来形成所述高K栅介电层105，例如化学气相淀积或原子层沉积工艺；所述高K栅介电层317可以包括HfO2、HFSiO、HfON、La2O3、LaAlO、Al2O3、ZrO2、ZrSiO、TiO2或Y2O3。所述高K栅介电层106的厚度小于60埃，优选的，所述高K栅介电层106的厚度为5埃至40埃。
[0046] 如图11所示，在所述栅极开口内，高K栅介电层105表面填充金属材料，形成金属栅电极106。所述金属栅电极106填满栅极开口。
[0047] 具体的，采用物理气相淀积工艺形成所述金属栅电极106，可以采用TiN、Ti、TaN或Al、W等金属材料。
[0048] 由于所述栅极开口的顶部宽度大于底部宽度，且顶部边缘处过渡较为平缓，因此在进行物理气相沉积时，栅极开口内各处的沉积速率较为均匀。顶部边缘处沉积的金属材料不会因为厚度过厚而封堵开口在底部造成空洞，从而提高了金属栅电极的良率。
[0049] 此外，还需要采用化学机械研磨工艺平坦化所述层间介质层104的表面，去除溢出栅极开口的金属材料，使得所述金属栅电极106的顶部与层间介质层104的表面相平齐。至此，本发明所述的金属栅电极便制作完成。
[0050] 虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与
修改，因此本发明的保护范围应当以
权利要求所限定的范围为准。
