本发明一般涉及绝缘体上硅集成电路和器件。具体涉及使用掩埋 图形层形成分立器件功能的导电体、热导体和/或去耦电容器的绝缘体 上硅器件。

半导体工艺已朝制造越来越小、计算能力越来越强大的器件方向 发展。减少电子器件的尺寸和增加给定单元面积内晶体管的密度导致 需要的和耗散的功率增加。由于增加了晶体管的密度和电源去耦要 求，如绝缘体上硅(SOI)工艺等的增强的半导体制造技术增加了金属 布线要求。

如阵列等的具体应用受完全实现应用需要的布线量影响。半导体 器件中的布线通常构形成多层，特别是当在密集的图形中构形多个器 件时。在器件给定层内的金属布线减少了其它电子功能的层可使用的 面积，并且严重地约束了器件的性能。这些问题破坏了制造更小更致 密并具有优良性能的器件的总目的。

介绍SOI工艺技术的现有出版物包括Chatterjee的美国专利No. 4,889,832和4,982,266。Chatterjee公开了一种使位于有源电路上 面和下面的金属层互连的集成电路结构。Chatterjee提出了一种利用 形成在硅表面上的腐蚀中止层形成这种集成电路结构的改进方法。

Kato等人的美国专利No.4,939,568介绍了一种层叠的半导体集 成电路结构及其形成方法，其中导电柱在器件表面之间延伸。这样做 意图是允许大规模的集成电路的制造。

Pfiester的美国专利No.4,966,864公开了一种半导体器件和方 法，其中硅衬底形成有掺杂区，掺杂区通过导电桥连接到电极。该发 明打算克服在以前的制造技术中遇到的凹坑或腐蚀问题。

McCarthy的美国专利No.5,488,012公开了SOI晶片和其内形成 掩埋区的改进方法。该发明对玻璃体上硅衬底特别有用。

Iwanatsu的美国专利No.5,294,821公开了SOI技术，打算提供 更均匀的电特性，包括减少击穿电压。Iwanatsu提出了一种有源层扩 散到衬底内来稳定器件的电特性的器件。

Tyson等人的美国专利No.5,145,802公开了一种SOI电路，包括 一组掩埋体连接件(ties)，提供与设置在绝缘层上的晶体管本体的 局部欧姆接触。这样做意图是为撞击电离产生的空穴提供路径，并且 起衬底和晶体管源极之间电位屏蔽的作用。

Kang等人的美国专利No.5,286,670介绍了一种具有带电特性的 掩埋元件的半导体器件的制造方法。Kang使用了在衬底内掩埋电元件 的复杂系统，将衬底键合到将成为SOI区的硅上。掩埋元件的一个示 例性用途是存储单元中的电容器。但实际上，Kang等人增加了器件制 造的复杂性，没有解决与布线密度有关的问题。

由于绝缘层没有许多可得到的自由载流子，所以常规的SOI技术 降低了大部分的漏极电容，并且在某种程度上减少了栅极电容。然而， 在操作中，载流子留过晶体管，并在栅极中发生电阻加热。如果晶体 管本体允许电浮置，那么会发生包括晶体管滞后和阈值漂移的不希望 的浮置体效应。由剩余的载流子产生的器件上的电偏置使晶体管本体 沟道的深度变窄，影响了性能。

此外，传统绝缘体上硅结构上的去耦电容显著减少。结构经受称 做电源塌陷(collapse)的现象，由此逻辑1和逻辑0之间的电压摆 动幅度减小，例如，逻辑0不再为地电压。

绝缘体上的半导体器件由SOI结构得到非常需要的电隔离。然 而，该结构产生了不需要的热绝缘，进而在器件中产生麻烦的焦耳加 热。本发明的另一实施例提供了一种由晶体管扩散到体衬底内层的低 阻热路径，提供了减小了热效应的热沉。

根据本发明的一个方案提供一种半导体电路，包括具有掺杂第一 掺杂剂的第一部分(volume)和掺杂第二掺杂剂的第二部分的导电衬 底，绝缘层和掺杂杂质形成第一器件和第二器件的有源层。此外，半 导体电路包括电连接第一器件和第一部分的第一导体，以及电连接第 二器件和第二部分的第二导体。

优选第一和第二器件为场效应晶体管，但也可以为如晶体管的其 它有源器件、电感或电容等。导体优选为可以与掺杂的部分相邻或物 理接触的钨柱。本发明适用于衬底被电绝缘层与有源器件隔离的任何 电路结构。绝缘体上的半导体电路结构可以由Ⅲ、Ⅳ和Ⅴ族及其它 们的混合物中的任何化学物质制成。

由此，根据本发明的另一方案，提供一种包括SOI半导体器件的 电路，SOI半导体器件具有掺杂n+型掺杂剂的第一部分和掺杂p+型掺 杂剂的第二部分的导电硅衬底、二氧化硅的绝缘层、掺杂杂质形成具 有第一晶体管和第二晶体管之间隔离部分的第一晶体管和第二晶体管 的硅层。第一导电柱将第一晶体管电连接到第一部分。第二导电柱将 第二晶体管电连接到第二部分。

根据本发明的又一方案，提供一种集成的半导体电路，包括由绝 缘层与掩埋层隔离的有源层、包括构图的掺杂部分的等电位网的掩埋 层，以及还包括接触和连接到接触和等电位网的电导体的电路。

本发明还提供一种半导体器件的制造方法，包括首先在第一电导 率的半导体衬底内限定至少一个第二电导率的掩埋部分。半导体衬底 是与半导体衬底相邻的第一绝缘层、与第一绝缘层相邻的有源半导体 层、和与有源半导体层相邻的第二绝缘层的层叠结构。除去与第二绝 缘层相邻的第三绝缘层和第三绝缘层顶上的掩模。显影并除去光刻胶 露出有源的半导体层内的多个隔离部分，将露出的隔离部分腐蚀到第 一绝缘层。用第四绝缘体填充隔离部分。然后至少一个具有扩散区的 有源电子器件形成在有源半导体层内的隔离部分之间。第一介质淀积 在半导体器件的表面上。形成至少一个用于导电柱的柱开口，由此柱 从第一介质的表面延伸穿过有源半导体层的扩散区并穿过半导体器件 的所有层，到达衬底或掩埋部分。导电材料引入到柱开口内形成柱。 将电接触构图到柱上。

第四绝缘层填加到包括柱表面的半导体器件的表面上。

采用本发明，使用掩埋导电柱通过将所有的接地晶体管器件连接 到体硅衬底可以省略接地布线。导电柱通常由有源硅层延伸穿过绝缘 层与下面的厚的低阻体硅衬底电接触。本发明提供热传导，减小能够 降低如晶体管等的有源器件的开关速度的热效应。本发明还提供具有 不同掺杂剂，由此具有不同电压电平的掩埋层之间的去耦电容。

图1到6为根据本发明的一个实施例的形成示出的绝缘体上硅器 件的不同阶段的剖面图。

图7示出了本发明如何耗散热能。

图8示出了本发明的去耦电容能力。

本发明适用于有助于半导体工艺的任何类型的绝缘体上硅器件。 根据本发明的一个优选方案，本发明可以使用场效应晶体管(FET)的 制造中的SOI工艺技术。本发明可以用于具有一个或多个限定在有源 的半导体层内的有源电子元件。如图1-6所示，示例性的实施例示出 了形成在硅上的两个晶体管。

从图1开始，作为初始步骤，半导体衬底12优选使用硅。本领域 已公知的例如Ⅲ和Ⅴ族和Ⅳ族等的其它适合的半导体也可以用做本 发明的衬底和不同层。通常，在任何制造开始之前，衬底12掺杂n+ 型或p+型掺杂剂。一旦完成掺杂，衬底12优选具有小于约十欧姆每方 块的电阻，优选小于两欧姆每方块，晶片的电阻率约0.01到0.1(ohm) -(cm)。离子注入硅衬底掺杂衬底之后，所得的离子浓度通常约每立 方米1×1016到3×1021个原子，优选每立方厘米5×1019到1×1021 个原子。

然而，通常衬底12为具有绝缘层14的硅晶片。例如，起始的SOI 坯料在有源硅层16上有约0.2到0.7μm优选约0.5μm厚度的绝缘层， 有源硅层的厚度约0.1到4μm，优选约0.2μm。优选绝缘层包括如二 氧化硅(SiO2)等的硅氧化物。SiO2的特征在于显著的介电容量。SiO2的相对介电系数约3.9。可以考虑的其它绝缘体包括氮化物、聚合物 和本征硅。均衡的衬底12具有约625μm的厚度。

在进一步准备衬底12用于注入构图时，厚度约100到300的附 加氧化层18淀积在有源硅层16上。然后厚度约300到600的最终 氮化硅层20通常淀积到氧化层18上。之后在氮化硅层20上形成并构 图氧化物掩模22。该完成的牺牲结构用于帮助限定注入部分24A和 24B，如图2所示。

为限定掺杂的部分24A和24B，用与衬底12的掺杂剂类型相反的 掺杂剂以高能量注入叠层结构，通常200KeV到800KeV，优选约600 KeV，如图2所示。形成注入部分24A和24B使用的能量越高，保留在 衬底12上掩模层内的掺杂剂就可能越少。

衬底12通常导电，可以用做如U.S.专利申请08/782,462中介绍 的接地和电源层，所述专利申请已转让给本受让人，在这里引入作为 参考。在本发明的上下文中，使用衬底12作为电源意味着衬底12提 供来自外部电压源的恒定电压偏置。通常，衬底通过使用施主掺杂剂 或受主掺杂剂制成导电。施主掺杂剂贡献出电子，施主掺杂剂通常在 ⅤA族中。如果衬底为n+型，那么施主掺杂剂优选包括例如磷、锑或砷。 贡献空穴的受主掺杂剂通常为ⅢA族中的元素。由此，如果衬底为p+ 型，那么受主掺杂剂优选包括硼或能够在衬底12中产生电离特性的其 它原子种类(species)。然后使用牺牲的注入结构和p+型掺杂剂形成 掺杂的部分24A和24B。通常p+型掺杂剂导致每立方厘米1×1019到1 ×1020的浓度，优选每立方厘米1×1020,24A和24B部分的电阻为十 到二十欧姆每方块。

形成注入部分24A和24B之后，如图3所示，除去氧化掩模22 和氮化硅层20，以准备构图有源硅层16和在有源硅层16中形成有源 器件。

为在图4所示的有源区内的有源器件25A、25B之间形成隔离部分 26，在将作为隔离部分26的部分上显影并除去光刻胶。然后通过腐蚀 除去隔离部分中露出的有源硅。使用例如提供高选择性的四氯化碳将 有源硅腐蚀到二氧化硅绝缘层14。之后使用如提供材料的保形淀积的 化学汽相淀积等的体处理法用如二氧化硅等的绝缘材料再填充，将开 口制备成隔离部分26。

此时如电容器、二极管、电感、电阻器和晶体管等的有源器件25A、 25B制备到有源层16内。在优选实施例中，器件25A、25B为场效应 晶体管。为形成每个晶体管的栅极28，除去形成隔离部分26使用的 光刻掩模，如二氧化硅18等的氧化物重新形成在隔离部分26和有源 硅16上。形成氧化物的一个方法是在900℃到1100℃进行约二十分钟 的的水蒸气处理。通常，二氧化硅的厚度范围从约20到100，典型 的厚度为约40。为完成晶体管栅28，约2000厚的多晶硅层淀积在 二氧化硅18上。所述淀积可以通过硅烷源气体在约700℃的汽相淀积 完成。然后淀积正性光刻胶并构图由多晶硅层形成栅导体28。之后形 成注入掩模(未示出)。注入掩模允许注入n+型或p+型离子在晶体管 内形成源区30和漏区32。

在晶体管的源30和漏32的形成中，离子通常在计划的区域内扩 散到有源硅16和二氧化硅绝缘层14之间的界面上。此外，形成的源 和漏离子扩散部分可以仅局部地穿透到有源硅16内。在操作中，所述 局部扩散与各晶体管配合提供了非常确定的特性。当离子的扩散区 30、32仅局部地穿过有源硅16时，有源器件延伸到之后将被导电柱 34和35占据的区域内，如图5和6所示。由此，在优选实施例中， 导电柱34和35穿过源30和漏32，优选这里称做25A或25B的晶体 管的源30。在所述实施例中，导电柱也提供了对于在晶体管中可能发 生的任何电阻加热的热路径。导电柱同样提供对于任何自由载流子的 路径，由此减小了晶体管的浮置体效应。

一旦形成晶体管器件，平面化介质36可以淀积在器件25A、25B 的表面上，如图4和5所示。介质36起稳定器件、电隔离器件和稳定 器件进行进一步处理的作用。然后掩蔽器件形成用于导电柱34、35 的开口，如图5所示。柱34、35起衬底12和有源硅层16内形成的器 件25A和25B之间的连接。通常显示在图6中的柱34、35、39和40 可以包括如钨、铝、铜或导电掺杂硅等的任何导电材料。用于柱的开 口可以使用选择性或非选择性的腐蚀剂在氩气中高压溅射腐蚀形成用 于柱的开口。优选使用的腐蚀剂为非选择性和各向异性的。用于导电 柱34、35的开口延伸到衬底12内提供衬底或注入部分24A、24B到有 源器件25A和25B之间电连接需要的程度，通常约1μm。柱34通过衬 底12将晶体管25A的源30连接到Vdd。柱35将晶体管25B的源30 连接到图5和6的区域24B内的地。然后介质36的附加层淀积在器件 上。

一旦形成用于导电柱34的开口，开口被用于促进与周围氧化物如 钛或氮化钛等的氧化物的粘附性的材料涂敷。所述材料粘附到开口的 壁上。然后如钨等的导电材料引入到开口内，可以通过化学汽相淀积 或溅射保形地设置在开口内。氧化层50形成在包括柱34和35的器件 的表面上。然后形成金属化层并构图形成源37和地38接触，参见图 6。

在本发明的另一实施例中，导电柱34和35可以接触晶体管25A 和/或25B，为衬底提供热传导，为热能和载流子的电源层提供排放路 径。

本发明的方法构图衬底12，由此分立的功能相互隔离，并与电源 和地信号隔离。选择的掩埋注入区24A和24B可以分布如电压开关网 等的信号，这些信号在芯片内分区分布的区域内或全局地分布在芯片 的表面上要求存在。网定义为与开关和电压共用的电路中的其它电结 构电共用点。可以被掩埋的分布信号的例子包括为了节约功耗和其它 应用的功能单元掉电信号；指示功能启动允许的电源良好信号；复位 功能；高速缓存无效信号；中断等。实际上，具有通常借助金属布线 分布的DC或伪DC信号任何功能可以利用本发明，并移动到掩埋的半 导体层内。时钟栅极或树可以构图到衬底12内，并通过将栅与表面互 连的金属柱34和35保持FET器件同步。然而由于过量不希望的电容 值，所以所述后一应用不实用。通过本发明选择性的注入，这些信号 路径与电源和掩埋层内的地分布选择性地限定/隔离。注意在优选实施 例中，在信号网下电源层是连续的，但地层被信号网“布线”选择性 地代替。

传统地SOI的一个显著局限是由于设置在晶体管所有侧面上的电 绝缘膜的热绝缘性质，在开关晶体管内产生的热不能以满意的速度除 去。当常规的晶体管频繁地开关时，产生更多的焦耳能量，因此，晶 体管的响应时间显著地降低，影响了电路的性能。然而，就它们的响 应时间而言，环境经常要求两个以上的晶体管匹配。由于一个以上的 晶体管实际上具有较高的开关频率，并且由于例如数据含有的逻辑1 多于逻辑0，因此一个以上的晶体管产生更多的热并且响应更慢。因 此，本发明缓和了快速晶体管开关的热效应。通过提供如图7所示的 热路径，本发明同样缓和了如电阻器和自加热电容器等的有源器件的 热效应。掩埋的导电和导热柱的引入与体半导体材料类似，增强了散 热。实际上，根据它的导热能力可以具体地实施本发明。

此外，由于半导体在较高工作频率下连续地工作，因此与电源/ 地分布相关的布线量显著增加。与高频操作相关的巨大的瞬态电流尖 峰通常要求相对于芯片和/或封装较大的电容值，一般为几十毫微法 拉，以使电源电压毁坏最小化。在一个优选实施例中，本发明每平方 毫米的芯片面积填加了几毫微法拉的电容值。如图8所示为本发明的 去耦电容方面的几个标识60，实际上沿24A、24B部分和衬底部分12 的边界延伸。由24A、24B部分和衬底部分12之间的结突变和每层内 施主/受主载流子的浓度差异的数量级限定电容的性质。浓度数量级差 异越大，电容越好。由本发明提供的脆性去耦电容将电压电平更多地 保持在它们合适的电平，并使它们变得“混合”，以便例如逻辑0的 电压比没有本发明时保持得更靠近地。类似地，逻辑1的电压电平将 更多地保持在Vdd。掩埋的构图层在用于地的电压提供路径和电源Vdd 之间提供了超过足够的去耦电容，没有附加昂贵并需要许多面积的附 加栅氧化物和/或没有附加外部附加的电容。

现在已结合本发明的优选实施例详细地图示和说明了本发明，本 领域的技术人员可以理解可以在形式和细节上进行很多变化且不脱离 本发明的精神和范围；本发明的范围限定在由下面附带的权利要求书 中。