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隔离沟槽 薄膜填充结构、半导体 存储器件及制备方法

阅读：833发布：2020-08-02

专利汇可以提供隔离沟槽薄膜填充结构、半导体存储器件及制备方法专利检索，专利查询，专利分析的服务。并且本发明提供一种隔离沟槽薄膜填充结构、半导体存储器件及制备方法，其中，隔离沟槽薄膜填充结构的制备方法至少包括：提供一制备有外围沟槽的半导体衬底；于半导体衬底上形成预制填充材料，覆盖半导体衬底的上表面及外围沟槽的侧壁和底部且形成一缩口颈；预刻蚀预制填充材料去除缩口颈；于半导体衬底上形成高密度等离子体氧化物材料，覆盖预制填充材料并填充满外围沟槽；去除多余的高密度等离子体氧化物材料和预制填充材料，以得到位于外围沟槽内的高密度等离子体氧化物层和预制填充层。本发明通过预刻蚀来改善预制填充材料的外形，使高密度等离子体氧化物材料与预制填充材料之间不易形成空洞，进而避免后续形成的金属位线出现短路而造成器件失效。，下面是隔离沟槽薄膜填充结构、半导体存储器件及制备方法专利的具体信息内容。

权利要求

1.一种隔离沟槽薄膜填充结构的制备方法，其特征在于，所述隔离沟槽薄膜填充结构的制备方法至少包括如下步骤：
提供一半导体衬底，所述半导体衬底的一上表面包含器件区及围绕所述器件区的周边区，所述半导体衬底上制备有多个在所述器件区的阵列沟槽及一在所述周边区的外围沟槽，所述外围沟槽的宽度大于所述阵列沟槽的单元宽度的两倍以上；
于所述半导体衬底的上表面上形成预制填充材料，所述预制填充材料更覆盖所述半导体衬底的上表面及所述外围沟槽的侧壁和底部，所述预制填充材料更填满所述阵列沟槽，用以界定多个有源区，所述预制填充材料在所述外围沟槽的开口端处形成有一缩口颈，所述缩口颈的开口孔径小于所述预制填充材料在所述外围沟槽中间位置的中间孔径；
预刻蚀所述预制填充材料，以去除所述预制填充材料的所述缩口颈；
于所述半导体衬底的所述上表面上形成高密度等离子体氧化物材料，所述高密度等离子体氧化物材料更覆盖所述预制填充材料，并且以无空洞的形态填充满所述外围沟槽；以及，
去除在所述半导体衬底上的所述高密度等离子体氧化物材料和所述预制填充材料，以得到位于所述外围沟槽内的高密度等离子体氧化物层和预制填充层。
2.根据权利要求1所述的隔离沟槽薄膜填充结构的制备方法，其特征在于，在预刻蚀所述预制填充材料的步骤中，包括：采用高密度等离子体刻蚀工艺刻蚀所述预制填充材料，同时保持刻蚀压力为10毫托～40毫托。
3.根据权利要求2所述的隔离沟槽薄膜填充结构的制备方法，其特征在于，在刻蚀所述预制填充材料时，控制高密度等离子体刻蚀工艺的刻蚀深度不至暴露所述外围沟槽的台阶拐角。
4.根据权利要求1所述的隔离沟槽薄膜填充结构的制备方法，其特征在于，在去除所述高密度等离子体氧化物层和所述预制填充层的步骤中，包括：
依次刻蚀所述高密度等离子体氧化物材料和所述预制填充材料，直至暴露所述半导体衬底的上表面，从而去除所述外围沟槽外的所述高密度等离子体氧化物材料和所述预制填充材料，所述高密度等离子体氧化物材料和所述预制填充材料的残留部分填充满所述外围沟槽，以得到所述高密度等离子体氧化物层和所述预制填充层，进而形成无空洞的隔离沟槽薄膜填充结构。
5.根据权利要求1所述的隔离沟槽薄膜填充结构的制备方法，其特征在于，在形成所述预制填充材料之前，所述隔离沟槽薄膜填充结构的制备方法还包括：
于所述半导体衬底上形成钝化层，所述钝化层覆盖所述半导体衬底的所述上表面。
6.根据权利要求1所述的隔离沟槽薄膜填充结构的制备方法，其特征在于，所述外围沟槽的深宽比为0.5:1～21:20，所述阵列沟槽的深宽比为10:1～20:1。
7.根据权利要求1所述的隔离沟槽薄膜填充结构的制备方法，其特征在于，所述预制填充材料采用高密度等离子体淀积工艺、等离子体增强淀积工艺、常压/低压化学气相淀积工艺、旋涂淀积工艺或者表面氧化工艺形成。
8.根据权利要求1至7中任一项所述的隔离沟槽薄膜填充结构的制备方法，其特征在于，在预刻蚀所述预制填充材料的步骤中，在所述外围沟槽的台阶拐角处的预制填充层亦被切除。
9.一种隔离沟槽薄膜填充结构，其特征在于，所述隔离沟槽薄膜填充结构至少包括：
一半导体衬底，所述半导体衬底的一上表面包含器件区及围绕所述器件区的周边区，所述半导体衬底上制备有多个在所述器件区的阵列沟槽及一在所述周边区的外围沟槽，所述外围沟槽的宽度大于所述阵列沟槽的单元宽度的两倍以上；
预制填充层，覆盖所述外围沟槽的侧壁和底部，所述预制填充材料更填满所述阵列沟槽，用以界定多个有源区；以及，
高密度等离子体氧化物层，所述高密度等离子体氧化物层覆盖在所述外围沟槽内的所述预制填充层上并填充满所述外围沟槽；
其中，位于所述外围沟槽台阶拐角处的预制填充层厚度小于等于位于所述外围沟槽侧壁处的预制填充层厚度，从而避免所述高密度等离子体氧化物层与所述预制填充层之间存在空洞而造成后续形成的金属位线短路。
10.根据权利要求9所述的隔离沟槽薄膜填充结构，其特征在于，所述外围沟槽薄膜填充结构还包括钝化层，形成覆盖于所述半导体衬底的上表面，并且位于所述外围沟槽台阶拐角处的预制填充层厚度覆盖所述外围沟槽的台阶拐角。
11.根据权利要求10所述的隔离沟槽薄膜填充结构，其特征在于，位于所述外围沟槽台阶拐角处的预制填充层连接至所述钝化层的侧缘。
12.根据权利要求9所述的隔离沟槽薄膜填充结构，其特征在于，所述外围沟槽的深宽比为0.5:1～21:20，所述阵列沟槽的深宽比为10:1～20:1。
13.根据权利要求9至12任一项所述的隔离沟槽薄膜填充结构，其特征在于，所述外围沟槽的台阶拐角形成有一切角。
14.一种半导体存储器件，其特征在于，所述半导体存储器件至少包括：
一衬底；
多个外围沟槽，形成于所述半导体衬底上且围绕位于所述半导体衬底的多个有源区；
预制填充层，覆盖所述外围沟槽的侧壁和底部；以及，
高密度等离子体氧化物层，覆盖所述预制填充层并填充满所述外围沟槽；
其中，所述高密度等离子体氧化物层和所述预制填充层共同填充所述外围沟槽，并且共同提供一等于所述外围沟槽深度的无空洞薄膜填充深度。
15.根据权利要求14所述的半导体存储器件，其特征在于，所述预制填充层位于所述外围沟槽台阶拐角处的厚度小于等于位于所述外围沟槽侧壁接近底部处的厚度，以供所述无空洞薄膜填充深度的直接形成。
16.根据权利要求14所述的半导体存储器件，其特征在于，所述外围沟槽的深宽比为
0.5:1～21:20。
17.根据权利要求14至16任一项所述的半导体存储器件，其特征在于，所述半导体存储器件还包括多个金属位线，设置于所述半导体衬底上，所述金属位线的端部延伸至在所述外围沟槽内的所述高密度等离子体氧化物层上。

说明书全文

隔离沟槽薄膜填充结构、半导体 存储器件及制备方法

技术领域

[0001] 本发明涉及半导体技术领域，特别是涉及一种隔离沟槽薄膜填充结构、半导体存储器件及制备方法。

背景技术

[0002] 图形制作可以在硅片表面生成具有三个空间维度的拓扑形状，这就形成了硅片表面的间隙和台阶。可以用深宽比来描述一个小间隙(如隔离沟槽或通孔)，深宽比定义为间隙的深度和宽度的比值。在器件的制作中，填充硅片表面上很小的间隙的能力成为最重要的薄膜特性。对于很小的间隙，其深宽比不论高/低，均使得难于淀积形成厚度均匀的薄膜，并且会产生夹断和空洞。随着高密度集成电路特征尺寸的不断减小，对于高/低深宽比的间隙可以进行均匀、无空洞的填充淀积工艺显得至关重要。

[0003] 化学气相淀积(Chemical Vapor Deposition，CVD)是通过气体混合的化学反应在硅片表面淀积一层固体膜的工艺。常见的化学气相淀积包括常压化学气相淀积(Atmospheric Pressure CVD，APCVD)、低压化学气相淀积(Low Pressure CVD，LPCVD)以及等离子体辅助化学气相淀积。等离子体辅助化学气相淀积的一个最新发展是高密度等离子体化学气相淀积(High Density Plasma CVD，HDPCVD)，其采用等离子体在低压下以高密度混合气体的形式直接接触到反应腔中硅片的表面。它的主要优点是可以在300℃～400℃交底的淀积温度下，制备出能够填充高深宽比间隙的薄膜。

[0004] 高密度等离子体化学气相淀积工艺具有同步淀积和刻蚀作用，它是用介质材料填充高深宽比的间隙并且无空洞形成的基础。同步淀积和刻蚀主要包括如下三步机制：1、离子诱导淀积：离子诱导薄膜初始产物淀积形成间隙填充；2、溅射刻蚀：氩离子溅射刻蚀掉间隙入口处多余的薄膜，在薄膜上形成斜面外形；3、再次淀积：再淀积被刻蚀的材料。重复该过程，直至上下形貌一致。美国专利US6908862B2就是采用这种方法淀积薄膜的。具体地说，该专利公开了一种在设置在基板反应腔中的基板上淀积膜的方法，该方法包括通过从流入反应腔的第一气态混合物形成高密度等离子体来淀积薄膜的第一部分；然后停止淀积过程，并通过使卤素蚀刻剂流入反应腔来蚀刻该淀积薄膜的第一部分；接下来，通过使钝化气体流入反应腔来钝化蚀刻膜的表面，然后通过从流入反应腔的第二气态混合物形成高密度等离子体，将薄膜的第二部分淀积在第一部分上；在一个实施方案中，钝化气体由不含惰性气体的氧源组成。

[0005] 然而，上述专利主要针对的是高深宽比间隙填充薄膜时，由于深宽比过高，薄膜淀积困难导致的间隙中心部位空洞产生问题。通过将间隙入口处多余的薄膜刻蚀成斜面外形(或称漏斗形状)，从而使后续再次淀积的材料能够填充到间隙中，从而避免间隙中心部位产生空洞。虽然该专利能够有效解决高深宽比间隙的填充空洞问题，但对于低的(或者中等的)深宽比间隙在薄膜填充过程中产生的空洞问题，却无法很好地解决。

[0006] 在现有技术中，隔离沟槽薄膜填充结构包括覆盖隔离沟槽的侧壁和底部的预制填充层301，以及覆盖预制填充层301并填充满隔离沟槽的高密度等离子体氧化物层402。如图1所示，在正常填充时，预制填充层301和高密度等离子体氧化物层402之间不应出现空洞
401，因而后续形成的金属位线501应能正常工作，不易出现短路等现象而造成器件(Device)失效。然而，请继续参阅图1，由于现有工艺的限制，预制填充层301和高密度等离子体氧化物层402之间经常会出现空洞401，因而在后续形成金属位线501的过程中，空洞
401中将填满金属，致使金属位线501容易出现短路现象而造成器件失效。

[0007] 因此，如何避免高/低深宽比的隔离沟槽在薄膜填充过程中产生空洞，致使后续形成的金属位线容易出现短路而造成器件失效，是亟待解决的问题。

发明内容

[0008] 鉴于以上所述现有技术的缺点，本发明的目的在于提供一种隔离沟槽薄膜填充结构、半导体存储器件及制备方法，用于解决现有技术中高/低深宽比的隔离沟槽在薄膜填充过程中易产生空洞，致使后续形成的金属位线容易出现短路而造成器件失效的问题。

[0009] 为实现上述目的及其他相关目的，本发明提供一种隔离沟槽薄膜填充结构的制备方法，其中，所述隔离沟槽薄膜填充结构的制备方法至少包括如下步骤：

[0010] 提供一半导体衬底，所述半导体衬底的一上表面包含器件区及围绕所述器件区的周边区，所述半导体衬底上制备有多个在所述器件区的阵列沟槽及一在所述周边区的外围沟槽，所述外围沟槽的宽度大于所述阵列沟槽的单元宽度的两倍以上；

[0011] 于所述半导体衬底的上表面上形成预制填充材料，所述预制填充材料更覆盖所述半导体衬底的上表面及所述外围沟槽的侧壁和底部，所述预制填充材料更填满所述阵列沟槽，用以界定多个有源区，所述预制填充材料在所述外围沟槽的开口端处形成有一缩口颈，所述缩口颈的开口孔径小于所述预制填充材料在所述外围沟槽中间位置的中间孔径；

[0012] 预刻蚀所述预制填充材料，以去除所述预制填充材料的所述缩口颈；

[0013] 于所述半导体衬底的所述上表面上形成高密度等离子体氧化物材料，所述高密度等离子体氧化物材料更覆盖所述预制填充材料，并且以无空洞的形态填充满所述外围沟槽；以及，

[0014] 去除在所述半导体衬底上的所述高密度等离子体氧化物材料和所述预制填充材料，以得到位于所述外围沟槽内的高密度等离子体氧化物层和预制填充层。

[0015] 优选地，在预刻蚀所述预制填充材料的步骤中，包括：采用高密度等离子体刻蚀工艺刻蚀所述预制填充材料，同时保持刻蚀压力为10mtorr～40mtorr。

[0016] 优选地，在刻蚀所述预制填充材料时，控制高密度等离子体刻蚀工艺的刻蚀深度不至暴露所述外围沟槽的台阶拐角。

[0017] 优选地，在去除所述高密度等离子体氧化物层和所述预制填充层的步骤中，包括：

[0018] 依次刻蚀所述高密度等离子体氧化物材料和所述预制填充材料，直至暴露所述半导体衬底的上表面，从而去除所述外围沟槽外的所述高密度等离子体氧化物材料和所述预制填充材料，所述高密度等离子体氧化物材料和所述预制填充材料的残留部分填充满所述外围沟槽，以得到所述高密度等离子体氧化物层和所述预制填充层，进而形成无空洞的隔离沟槽薄膜填充结构。

[0019] 优选地，在形成所述预制填充材料之前，所述隔离沟槽薄膜填充结构的制备方法还包括：

[0020] 于所述半导体衬底上形成钝化层，所述钝化层覆盖所述半导体衬底的所述上表面。

[0021] 优选地，所述外围沟槽的深宽比为0.5:1～21:20，所述阵列沟槽的深宽比为10:1～20:1。

[0022] 优选地，所述预制填充材料采用高密度等离子体淀积工艺、等离子体增强淀积工艺、常压/低压化学气相淀积工艺、旋涂淀积工艺或者表面氧化工艺形成。

[0023] 优选地，在预刻蚀所述预制填充材料的步骤中，在所述外围沟槽的台阶拐角处的预制填充层亦被切除。

[0024] 为实现上述目的及其他相关目的，本发明提供一种隔离沟槽薄膜填充结构，其中，所述隔离沟槽薄膜填充结构至少包括：

[0025] 一半导体衬底，所述半导体衬底的一上表面包含器件区及围绕所述器件区的周边区，所述半导体衬底上制备有多个在所述器件区的阵列沟槽及一在所述周边区的外围沟槽，所述外围沟槽的宽度大于所述阵列沟槽的单元宽度的两倍以上；

[0026] 预制填充层，覆盖所述外围沟槽的侧壁和底部，所述预制填充材料更填满所述阵列沟槽，用以界定多个有源区；以及，

[0027] 高密度等离子体氧化物层，所述高密度等离子体氧化物层覆盖在所述外围沟槽内的所述预制填充层上并填充满所述外围沟槽；

[0028] 其中，位于所述外围沟槽台阶拐角处的预制填充层厚度小于等于位于所述外围沟槽侧壁处的预制填充层厚度，从而避免所述高密度等离子体氧化物层与所述预制填充层之间存在空洞而造成后续形成的金属位线短路。

[0029] 优选地，所述外围沟槽薄膜填充结构还包括钝化层，形成覆盖于所述半导体衬底的上表面，并且位于所述外围沟槽台阶拐角处的预制填充层厚度覆盖所述外围沟槽的台阶拐角。

[0030] 优选地，位于所述外围沟槽台阶拐角处的预制填充层连接至所述钝化层的侧缘。

[0031] 优选地，所述外围沟槽的深宽比为0.5:1～21:20，所述阵列沟槽的深宽比为10:1～20:1。

[0032] 优选地，所述外围沟槽的台阶拐角形成有一切角。

[0033] 为实现上述目的及其他相关目的，本发明提供一种半导体存储器件，其中，所述半导体存储器件至少包括：

[0034] 一衬底；

[0035] 多个外围沟槽，形成于所述半导体衬底上且围绕位于所述半导体衬底的多个有源区；

[0036] 预制填充层，覆盖所述外围沟槽的侧壁和底部；以及，

[0037] 高密度等离子体氧化物层，覆盖所述预制填充层并填充满所述外围沟槽；

[0038] 其中，所述高密度等离子体氧化物层和所述预制填充层共同填充所述外围沟槽，并且共同提供一等于所述外围沟槽深度的无空洞薄膜填充深度。

[0039] 优选地，所述预制填充层位于所述外围沟槽台阶拐角处的厚度小于等于位于所述外围沟槽侧壁接近底部处的厚度，以供所述无空洞薄膜填充深度的直接形成。

[0040] 优选地，所述外围沟槽的深宽比为0.5:1～21:20。

[0041] 优选地，所述半导体存储器件还包括多个金属位线，设置于所述半导体衬底上，所述金属位线的端部延伸至在所述外围沟槽内的所述高密度等离子体氧化物层上。

[0042] 如上所述，本发明的隔离沟槽薄膜填充结构、半导体存储器件及制备方法，具有以下有益效果：

[0043] 本发明的隔离沟槽薄膜填充结构及其制备方法，在形成高密度等离子体氧化物材料之前，通过预刻蚀来改善预制填充材料的外形，使位于隔离沟槽台阶拐角处的预制填充材料厚度小于等于位于隔离沟槽侧壁处的预制填充材料厚度，从而使高密度等离子体氧化物材料与预制填充材料之间键和良好，不易形成空洞，进而避免后续形成的金属位线出现短路而造成器件失效。另外，本发明适用于高/低深宽比隔离沟槽，尤其是低的或中等的深宽比的隔离沟槽。另外，本发明采用高密度等离子体刻蚀工艺刻蚀预制填充材料，同时通过控制刻蚀压力和刻蚀深度，来保证隔离沟槽台阶拐角的完好，从而避免隔离沟槽台阶拐角被切割致使电路断路而最终造成器件失效。另外，本发明还可以在外围沟槽台阶拐角处的预制填充层上形成一切角，可以进一步扩大预制填充层在外围沟槽的开口端的开口孔径，便于后续高密度等离子体氧化物层填充形成，进一步减少了空洞的产生，提高了器件的良率。

[0044] 本发明的半导体存储器件及其制备方法，采用上述本发明的隔离沟槽薄膜填充结构及其制备方法来制备隔离沟槽薄膜填充结构，隔离沟槽薄膜填充结构中的高密度等离子体氧化物材料与预制填充材料之间具有良好的键合效果，能够共同提供一等于隔离沟槽深度的无空洞薄膜填充深度，因而后续形成的金属位线不易出现短路问题，大大减少了器件失效的可能，提高了器件良率；同时，隔离沟槽台阶拐角处的预制填充材料完好，因而电路不易出现断路问题，进一步提高了器件良率。附图说明

[0045] 图1显示为现有技术中的隔离沟槽薄膜填充结构在出现空洞与正常填充时的结构对比示意图。

[0046] 图2～图5显示为现有技术中的隔离沟槽薄膜填充结构的制备方法中具体步骤的结构示意图。

[0047] 图6显示为本发明第一实施方式的隔离沟槽薄膜填充结构的制备方法的流程示意图。

[0048] 图7～图11显示为本发明第一实施方式的隔离沟槽薄膜填充结构的制备方法中具体步骤的结构示意图，其中，图11还显示为本发明第一实施方式制成的隔离沟槽薄膜填充结构的示意图。

[0049] 图12显示为本发明第一实施方式的隔离沟槽薄膜填充结构的制备方法中隔离沟槽台阶拐角处的预制填充材料被切除后得到的隔离沟槽薄膜填充结构的示意图。

[0050] 图13～图17显示为本发明第一实施方式的隔离沟槽薄膜填充结构的制备方法中在外围沟槽和阵列沟槽内同时形成隔离沟槽薄膜填充结构的具体步骤的结构示意图，其中，图17还显示为本发明第一实施方式制成的隔离沟槽薄膜填充结构的示意图。

[0051] 元件标号说明

[0052] 100 半导体衬底

[0053] 101 外围沟槽

[0054] 102 阵列沟槽

[0055] 201 钝化层

[0056] 300 预制填充材料

[0057] 301 预制填充层

[0058] 302 缩口颈

[0059] 400 高密度等离子体氧化物材料

[0060] 401 空洞

[0061] 402 高密度等离子体氧化物层

[0062] 501 金属位线

[0063] S1～S5 步骤

具体实施方式

[0064] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

[0065] 在背景技术中，对于图1中出现的空洞401问题，发明人经过深入研究发现，之所以预制填充层301和高密度等离子体氧化物层402之间经常会出现空洞401，是由于在半导体衬底100上形成预制填充材料之后，如图2和图3所示，隔离沟槽台阶拐角A处的预制填充材料突出，即隔离沟槽台阶拐角A处的预制填充材料厚度大于隔离沟槽侧壁处的预制填充材料的厚度，从而导致在形成高密度等离子体氧化物材料时，如图4所示，高密度等离子体氧化物材料400与预制填充材料300之间键和不好，从而容易在高密度等离子体氧化物材料400与预制填充材料300的接触位置产生空洞401，进而得到如图5所示的隔离沟槽薄膜填充结构，不难发现，图5中的高密度等离子体氧化物层402侧壁和隔离沟槽台阶拐角处的预制填充层301之间的位置具有空洞401，因而在后续形成金属位线的过程中，空洞401中将填满金属，致使金属位线容易出现短路现象而造成器件失效。

[0066] 请参阅图6～图17，本发明的第一实施方式涉及一种隔离沟槽薄膜填充结构的制备方法。需要说明的是，本实施方式中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

[0067] 如图6～图17所示，本实施方式的隔离沟槽薄膜填充结构的制备方法至少包括如下步骤：

[0068] 步骤S1，提供一半导体衬底100，半导体衬底100的一上表面包含器件区及围绕器件区的周边区，半导体衬底100上制备有多个在器件区的阵列沟槽102及一在周边区的外围沟槽101，外围沟槽101的宽度大于阵列沟槽102的单元宽度的两倍以上。

[0069] 步骤S2，于半导体衬底100的上表面上形成预制填充材料300，预制填充材料300更覆盖半导体衬底100的上表面及外围沟槽101的侧壁和底部，预制填充材料300更填满阵列沟槽102，用以界定多个有源区，预制填充材料300在外围沟槽101的开口端处形成有一缩口颈302，缩口颈302的开口孔径小于预制填充材料300在外围沟槽101中间位置的中间孔径。

[0070] 步骤S3，预刻蚀预制填充材料300，以去除预制填充材料300的缩口颈302。

[0071] 步骤S4，于半导体衬底100的上表面上形成高密度等离子体氧化物材料400，高密度等离子体氧化物材料400更覆盖预制填充材料300，并且以无空洞的形态填充满外围沟槽101。

[0072] 步骤S5，去除半导体衬底100上外围沟槽101的高密度等离子体氧化物材料400和预制填充材料300，以得到位于外围沟槽101内的高密度等离子体氧化物层402和预制填充层301。

[0073] 需要说明的是，预制填充材料300能够通过预刻蚀来改善其自身形态，以使位于外围沟槽101台阶拐角A处的预制填充材料厚度小于等于位于外围沟槽101侧壁处的预制填充材料厚度，从而避免在形成高密度等离子体氧化物材料400时，高密度等离子体氧化物材料400与预制填充材料300之间形成空洞而造成后续形成的金属位线短路。

[0074] 另外，在形成预制填充材料300之前，本实施方式的隔离沟槽薄膜填充结构的制备方法还包括：

[0075] 于半导体衬底100上形成钝化层201，钝化层201覆盖半导体衬底100的上表面。

[0076] 作为一个示例，请参阅图7～图11，以下具体说明本实施方式的隔离沟槽薄膜填充结构的制备方法中在外围沟槽101内形成隔离沟槽薄膜填充结构的各步骤：

[0077] 首先，执行步骤S1，提供一半导体衬底100，外围沟槽101如图7所示，半导体衬底100的一上表面包含器件区及围绕器件区的周边区，半导体衬底100上制备有一在周边区的外围沟槽101。

[0078] 在本实施方式中，半导体衬底100包括但不限于硅衬底。

[0079] 接着，在执行步骤S2之前，本实施方式的隔离沟槽薄膜填充结构的制备方法还包括：于半导体衬底100上形成钝化层201，钝化层201覆盖半导体衬底100的上表面，如图7所示。

[0080] 在本实施方式中，钝化层201采用氮化物。

[0081] 作为一个优选方案，钝化层201采用SiN。

[0082] 接着，执行步骤S2，于半导体衬底100上形成预制填充材料300，预制填充材料300覆盖钝化层201的上表面及外围沟槽101的侧壁和底部，预制填充材料300在外围沟槽101的开口端处形成有一缩口颈302，缩口颈302的开口孔径小于预制填充材料300在外围沟槽101中间位置的中间孔径，如图8所示。

[0083] 在本实施方式中，预制填充材料300可以采用高密度等离子体淀积工艺、等离子体增强淀积工艺、常压/低压化学气相淀积工艺、旋涂淀积工艺或者表面氧化工艺形成。当然，预制填充材料300的形成方法并不限于此，可以根据实际需要进行设计和调整。

[0084] 值得一提的是，预制填充材料300还可以保护半导体衬底100，避免后续进行刻蚀和淀积步骤时造成半导体衬底100损伤。

[0085] 接着，执行步骤S3，预刻蚀预制填充材料300，以去除预制填充材料300的缩口颈302，如图9所示。

[0086] 其中，预制填充材料300通过预刻蚀来改善其自身形态，以使位于外围沟槽101台阶拐角A处的预制填充材料厚度小于等于位于外围沟槽101侧壁处的预制填充材料厚度，即预制填充材料300能够通过预刻蚀来去除缩口颈302，如图9所示，从而避免在形成高密度等离子体氧化物材料400时，高密度等离子体氧化物材料400与预制填充材料300之间形成空洞而造成后续形成的金属位线短路。由于预制填充材料300的外形通过预刻蚀得以改善，使位于外围沟槽101台阶拐角处的预制填充材料厚度小于等于位于外围沟槽101侧壁处的预制填充材料厚度，缩口颈302得以被去除，从而使高密度等离子体氧化物材料400与预制填充材料300之间的键和变得良好，不易形成空洞，因而也就避免了后续形成的金属位线短路的问题。

[0087] 接着，执行步骤S4，于半导体衬底100的上表面上形成高密度等离子体氧化物材料400，高密度等离子体氧化物材料400更覆盖预制填充材料300，并且以无空洞的形态填充满外围沟槽101，如图10所示。

[0088] 在本实施方式中，在形成高密度等离子体氧化物材料400时，采用的高密度等离子体浓度范围大于等于10E10e/cm3。

[0089] 最后，执行步骤S5，去除外围沟槽101半导体衬底100上的高密度等离子体氧化物材料400和预制填充材料300，以得到位于外围沟槽101内的高密度等离子体氧化物层402和预制填充层301，如图11所示，从而得到无空洞的隔离沟槽薄膜填充结构。

[0090] 其中，如图11所示，在形成高密度等离子体氧化物层402和预制填充层301的步骤中，包括：

[0091] 依次刻蚀高密度等离子体氧化物材料400和预制填充材料300，直至暴露钝化层201的上表面，从而去除外围沟槽101外的高密度等离子体氧化物材料400和预制填充材料
300，高密度等离子体氧化物材料400和预制填充材料300的残留部分填充满外围沟槽101，以得到高密度等离子体氧化物层402和预制填充层301，进而形成无空洞的隔离沟槽薄膜填充结构。

[0092] 通过上述步骤最终制成如图11所示的隔离沟槽薄膜填充结构。

[0093] 此外，在本实施方式中，在预刻蚀预制填充材料300的步骤中，在外围沟槽101的台阶拐角处的预制填充层亦被切除，从而使外围沟槽101的台阶拐角形成一切角，得到如图12所示的结构，图12中的B处即为外围沟槽101台阶拐角处的预制填充层301被切除后由高密度等离子体氧化物层402补填后的结构。可以理解的是，切角的出现可以进一步扩大预制填充层301在外围沟槽101的开口端的开口孔径，从而避免过小孔径的缩口颈302的形成。

[0094] 另外，在本实施方式中，在预刻蚀预制填充材料300的步骤中，包括：采用高密度等离子体刻蚀工艺刻蚀预制填充材料300，同时保持刻蚀压力为10mtorr～40mtorr。需要解释的是，若刻蚀压力大于50mtorr或者小于10mtorr，将很容易切割到外围沟槽101台阶拐角处的预制填充材料300而形成切角。优选地，保持刻蚀压力为20mtorr～30mtorr。更优地，保持刻蚀压力为25mtorr。另外，采用高密度等离子体刻蚀工艺刻蚀预制填充材料300时，优选使用NF3等离子体。

[0095] 进一步地，在刻蚀预制填充材料300时，控制高密度等离子体刻蚀工艺的刻蚀深度不至暴露外围沟槽101的台阶拐角。

[0096] 此外，在本实施方式中，半导体衬底100上除了制备有围绕在周边区的外围沟槽101，还制备有多个在器件区的阵列沟槽102，且外围沟槽101的宽度大于阵列沟槽102的单元宽度的两倍以上，如图13所示。

[0097] 作为另一个示例，请参阅图13～图17，以下具体说明本实施方式的隔离沟槽薄膜填充结构的制备方法中在外围沟槽101和阵列沟槽102内形成隔离沟槽薄膜填充结构的各步骤：

[0098] 首先，执行步骤S1，提供一半导体衬底100，外围沟槽101如图7所示，半导体衬底100的一上表面包含器件区及围绕器件区的周边区，半导体衬底100上制备有多个在器件区的阵列沟槽102及一在周边区的外围沟槽101，外围沟槽101的宽度大于阵列沟槽102的单元宽度的两倍以上，如图13所示。

[0099] 需要说明的是，外围沟槽1011通常是用来隔离元器件的具有较低的深宽比的间隙，而阵列沟槽1012则是呈阵列排布的具有高的深宽比的间隙。其中，外围沟槽1011深宽比为0.5:1～21:20，阵列沟槽1012的深宽比为10:1～20:1。

[0100] 接着，在执行步骤S2之前，本实施方式的隔离沟槽薄膜填充结构的制备方法还包括：于半导体衬底100上形成钝化层201，钝化层201覆盖半导体衬底100的上表面，如图13所示。

[0101] 接着，执行步骤S2，于半导体衬底100上形成预制填充材料300，预制填充材料300覆盖钝化层201的上表面及外围沟槽101的侧壁和底部，预制填充材料300更填满阵列沟槽102，用以界定多个有源区，预制填充材料300在外围沟槽101的开口端处形成有一缩口颈
302，缩口颈302的开口孔径小于预制填充材料300在外围沟槽101中间位置的中间孔径，如图14所示。

[0102] 接着，执行步骤S3，预刻蚀预制填充材料300，以去除预制填充材料300的缩口颈302，如图15所示。

[0103] 接着，执行步骤S4，于半导体衬底100的上表面上形成高密度等离子体氧化物材料400，高密度等离子体氧化物材料400更覆盖预制填充材料300，并且以无空洞的形态填充满外围沟槽101，如图16所示。

[0104] 最后，执行步骤S5，去除半导体衬底100上的高密度等离子体氧化物材料400和预制填充材料300，以得到位于外围沟槽101内的高密度等离子体氧化物层402和预制填充层301，如图17所示，从而得到无空洞的隔离沟槽薄膜填充结构。

[0105] 通过上述步骤最终制成如图17所示的隔离沟槽薄膜填充结构。

[0106] 不难发现，在形成预制填充材料300时，预制填充材料300能够直接填满阵列沟槽102，以界定多个有源区，如图14所示。因此，本实施方式无论高、低深宽比的隔离沟槽均适用，薄膜填充效果良好，基本无空洞。

[0107] 本实施方式的隔离沟槽薄膜填充结构的制备方法，在形成高密度等离子体氧化物材料之前，通过预刻蚀来改善预制填充材料的外形，使位于隔离沟槽台阶拐角处的预制填充材料厚度小于等于位于隔离沟槽侧壁处的预制填充材料厚度，从而使高密度等离子体氧化物材料与预制填充材料之间键和良好，不易形成空洞，进而避免后续形成的金属位线出现短路而造成器件失效。另外，本实施方式适用于高/低深宽比隔离沟槽，尤其是低的或中等的深宽比的隔离沟槽。另外，本实施方式采用高密度等离子体刻蚀工艺刻蚀预制填充材料，同时通过控制刻蚀压力和刻蚀深度，来保证隔离沟槽台阶拐角处的预制填充材料的完好，从而避免隔离沟槽台阶拐角处的预制填充材料被切割致使电路断路而最终造成器件失效。

[0108] 上面各种方法的步骤划分，只是为了描述清楚，实现时可以合并为一个步骤或者对某些步骤进行拆分，分解为多个步骤，只要包含相同的逻辑关系，都在本专利的保护范围内；对算法中或者流程中添加无关紧要的修改或者引入无关紧要的设计，但不改变其算法和流程的核心设计都在该专利的保护范围内。

[0109] 本发明的第二实施方式涉及一种半导体存储器件的制备方法，其至少包括：采用如本发明第一实施方式所涉及的隔离沟槽薄膜填充结构的制备方法制备隔离沟槽薄膜填充结构。

[0110] 不难发现，本实施方式需要第一实施方式配合实施，因此第一实施方式中提到的相关技术细节在本实施方式中依然有效，为了减少重复，这里不再赘述。相应地，本实施方式中提到的相关技术细节也可应用在第一实施方式中。

[0111] 本实施方式的半导体存储器件的制备方法，由于采用本发明第一实施方式所涉及的隔离沟槽薄膜填充结构的制备方法制备隔离沟槽薄膜填充结构，隔离沟槽薄膜填充结构中的高密度等离子体氧化物材料与预制填充材料之间具有良好的键合效果，能够共同提供一等于隔离沟槽深度的无空洞薄膜填充深度，因而后续形成的金属位线不易出现短路问题，大大减少了器件失效的可能，提高了器件良率；同时，隔离沟槽台阶拐角处的预制填充材料完好，因而电路不易出现断路问题，进一步提高了器件良率。

[0112] 本发明的第三实施方式涉及一种隔离沟槽薄膜填充结构，如图11和图17所示，其至少包括：

[0113] 一半导体衬底100，该半导体衬底100的一上表面包含器件区及围绕器件区的周边区，该半导体衬底100上制备有多个在器件区的阵列沟槽102及一在周边区的外围沟槽101，外围沟槽101的宽度大于阵列沟槽102的单元宽度的两倍以上；

[0114] 预制填充层301，覆盖外围沟槽101的侧壁和底部，该预制填充材料更填满阵列沟槽102，用以界定多个有源区；以及，

[0115] 高密度等离子体氧化物层402，该高密度等离子体氧化物层402覆盖在外围沟槽101内的预制填充层301上并填充满外围沟槽101；

[0116] 其中，位于外围沟槽101台阶拐角处的预制填充层厚度小于等于位于外围沟槽101侧壁处的预制填充层厚度，从而避免高密度等离子体氧化物层402与预制填充层301之间存在空洞而造成后续形成的金属位线短路。

[0117] 在本实施方式中，位于外围沟槽101台阶拐角处的预制填充层301厚度不至暴露外围沟槽101的台阶拐角。

[0118] 另外，本实施方式的隔离沟槽薄膜填充结构还包括：

[0119] 钝化层201，形成覆盖于半导体衬底100的上表面，并且位于外围沟槽101台阶拐角处的预制填充层301厚度覆盖外围沟槽101的台阶拐角。

[0120] 并且，位于外围沟槽101台阶拐角处的预制填充层301连接至钝化层201的侧缘。

[0121] 另外，在本实施方式中，外围沟槽101的深宽比为0.5:1～21:20，阵列沟槽102的深宽比为10:1～20:1。

[0122] 另外，在本实施方式中，外围沟槽101的台阶拐角处还可以形成有一切角，如图12所示。同样可以理解的是，切角的出现可以进一步扩大预制填充层301在外围沟槽101的开口端的开口孔径，从而避免过小孔径的缩口颈302的形成。

[0123] 不难发现，本实施方式为与第一实施方式相对应的产品实施方式，本实施方式可与第一实施方式互相配合实施。第一实施方式中提到的相关技术细节在本实施方式中依然有效，为了减少重复，这里不再赘述。相应地，本实施方式中提到的相关技术细节也可应用在第一实施方式中。

[0124] 本实施方式的隔离沟槽薄膜填充结构，位于隔离沟槽台阶拐角处的预制填充层厚度小于等于位于隔离沟槽侧壁处的预制填充层厚度，从而使高密度等离子体氧化物层与预制填充材料层之间避免产生空洞，进而避免后续形成的金属位线出现短路而造成器件失效。另外，本实施方式适用于高/低深宽比隔离沟槽，尤其是低的或中等的深宽比的隔离沟槽。

[0125] 本发明的第四实施方式涉及一种半导体存储器件，其至少包括：如本发明第三实施方式所涉及的隔离沟槽薄膜填充结构。

[0126] 不难发现，本实施方式所涉及的半导体存储器件采用本发明第三实施方式所涉及的隔离沟槽薄膜填充结构，因此第三实施方式中提到的相关技术细节在本实施方式中依然有效，为了减少重复，这里不再赘述。相应地，本实施方式中提到的相关技术细节也可应用在第三实施方式中。

[0127] 本发明的第五实施方式涉及一种半导体存储器件，如图11所示，其至少包括：

[0128] 一半导体衬底100；

[0129] 多个外围沟槽101，形成于半导体衬底100上且围绕位于半导体衬底100的多个有源区；

[0130] 预制填充层301，覆盖外围沟槽101的侧壁和底部；以及，

[0131] 高密度等离子体氧化物层402，覆盖预制填充层301并填充满外围沟槽101；

[0132] 其中，高密度等离子体氧化物层402和预制填充层301共同填充外围沟槽101，并且共同提供一等于外围沟槽101深度的无空洞薄膜填充深度。

[0133] 另外，在本实施方式中，预制填充层301位于外围沟槽101台阶拐角处的厚度小于等于位于外围沟槽101侧壁接近底部处的厚度，以供无空洞薄膜填充深度的直接形成。

[0134] 另外，在本实施方式中，外围沟槽101的深宽比为0.5:1～21:20。

[0135] 另外，本实施方式的半导体存储器件还包括多个金属位线，设置于半导体衬底100上，金属位线的端部延伸至在外围沟槽101内的高密度等离子体氧化物层402上。

[0136] 本实施方式的半导体存储器件，高密度等离子体氧化物层与预制填充层之间可以良好键合，能够共同提供一等于隔离沟槽深度的无空洞薄膜填充深度，因而后续形成的金属位线不易出现短路问题，大大减少了器件失效的可能，提高了器件良率；同时，隔离沟槽台阶拐角处的预制填充材料完好，因而电路不易出现断路问题，进一步提高了器件良率。

[0137] 综上所述，本发明的隔离沟槽薄膜填充结构、半导体存储器件及制备方法，具有以下有益效果：

[0138] 本发明的隔离沟槽薄膜填充结构及其制备方法，在形成高密度等离子体氧化物材料之前，通过预刻蚀来改善预制填充材料的外形，使位于隔离沟槽台阶拐角处的预制填充材料厚度小于等于位于隔离沟槽侧壁处的预制填充材料厚度，从而使高密度等离子体氧化物材料与预制填充材料之间键和良好，不易形成空洞，进而避免后续形成的金属位线出现短路而造成器件失效。另外，本发明适用于高/低深宽比隔离沟槽，尤其是低的或中等的深宽比的隔离沟槽。另外，本发明采用高密度等离子体刻蚀工艺刻蚀预制填充材料，同时通过控制刻蚀压力和刻蚀深度，来保证隔离沟槽台阶拐角的完好，从而避免隔离沟槽台阶拐角被切割致使电路断路而最终造成器件失效。另外，本发明还可以在外围沟槽台阶拐角处的预制填充层上形成一切角，可以进一步扩大预制填充层在外围沟槽的开口端的开口孔径，便于后续高密度等离子体氧化物层填充形成，进一步减少了空洞的产生，提高了器件的良率。

[0139] 本发明的半导体存储器件及其制备方法，采用上述本发明的隔离沟槽薄膜填充结构及其制备方法来制备隔离沟槽薄膜填充结构，隔离沟槽薄膜填充结构中的高密度等离子体氧化物材料与预制填充材料之间具有良好的键合效果，能够共同提供一等于隔离沟槽深度的无空洞薄膜填充深度，因而后续形成的金属位线不易出现短路问题，大大减少了器件失效的可能，提高了器件良率；同时，隔离沟槽台阶拐角处的预制填充材料完好，因而电路不易出现断路问题，进一步提高了器件良率。

[0140] 所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

[0141] 上述实施方式仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施方式进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

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隔离沟槽薄膜填充结构、半导体存储器件及制备方法

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