铜金属化工艺
专利汇可以提供铜金属化工艺专利检索，专利查询，专利分析的服务。并且本 发明 提供了一种减少 铜 金属化 过程中产生的铜金属突起的方法，其步骤包括：于 基板 上形成具有开口的介电层，形成铜金属层以填充该开口， 研磨 该铜金属层至该开口中铜金属层露出；提供氟离子至该铜金属层，以减少铜金属突起并于该铜金属层表面形成缓冲区；之后，于该铜金属层上原位沉积 覆盖 层 。本发明利用氟离子移除自然形成于铜金属表面的 氧 化铜，并利用该缓冲区将铜金属中的热垂直应 力 转换成 水 平 应力 ，藉以避免铜金属突起的形成。，下面是铜金属化工艺专利的具体信息内容。
1.一种铜金属化工艺，包括：
于基板上形成具有开口的介电层；
形成铜金属层以填充该开口；
提供腐蚀气体至该铜金属表面，使该铜金属层的表面上形成缓冲区；
于该铜金属层以及该缓冲区上沉积覆盖层。
2.如权利要求1所述的铜金属化工艺，还包括于该基板中与基板上形 成复数个半导体组件结构，其中该些半导体组件结构包括闸极电极、源极/ 汲极区域以及下层金属联机。
3.如权利要求2所述的铜金属化工艺，其中该开口是连接至该基板中 的半导体组件结构之一。
4.如权利要求1所述的铜金属化工艺，其中沉积该覆盖层为原位工艺。
5.如权利要求1所述的铜金属化工艺，其中形成该铜金属层的步骤选 自物理气相沉积法、化学气相沉积法、电镀法以及无电镀法所组成的族群。
6.如权利要求1所述的铜金属化工艺，其中该覆盖层选自氮化硅以及 碳化硅所组成的族群，其中该覆盖层厚度为200至1000。
7.一种铜金属化工艺，包括：
于基板上形成具有开口的介电层；
形成铜金属层以填充该开口；
提供氟离子至该铜金属层以于该铜金属层表面形成缓冲区，以及于该 铜金属层上原位沉积覆盖层。
8.如权利要求7所述的铜金属化工艺，还包括于该基板中与基板上形 成半导体组件结构，其中该半导体组件结构包括闸极电极、源极/汲极区域 以及下层金属联机。
9.如权利要求8所述的铜金属化工艺，其中该开口是连接至该基板中 的半导体组件结构之一。
10.如权利要求7所述的铜金属化工艺，其中该形成铜金属层的步骤 选自物理气相沉积法、化学气相沉积法、电镀法以及无电镀法所组成的族 群。
11.如权利要求7所述的铜金属化工艺，其中提供氟离子至该铜金属层 的步骤包括以NF3等离子体处理该铜金属。
12.如权利要求7所述的铜金属化工艺，其中该覆盖层选自氮化硅以 及碳化硅所组成的族群，其中该覆盖层厚度为200至1000。
13.一种铜金属化工艺，该方法的步骤包括：
于基底上形成具有开口的介电层；
形成铜金属层以填充该开口，其中氧化铜自然地形成于该铜金属层表 面；
提供氟离子至该铜金属层以利用该氟离子移除该氧化铜并形成缓冲区 于该铜金属层的表面上，以及原位沉积覆盖层于该铜金属层上。
14.如权利要求13所述的铜金属化工艺，还包括形成半导体组件结构 于该基底中与基板上，其中该半导体组件结构包括闸极电极、源极/汲极区 域以及底层金属联机。
15.如权利要求14所述的铜金属化工艺，其中该开口是连接至该基底 中的半导体组件结构之一。
16.如权利要求13所述的铜金属化工艺，其中该形成铜金属层的步骤 选自物理气相沉积法、化学气相沉积法、电镀法以及无电镀法所组成的族 群。
17.如权利要求13所述的铜金属化工艺，其中该提供氟离子至该铜金 属层的步骤包括以NF3等离子体处理该铜金属。
18.如权利要求13所述的铜金属化工艺，其中该缓冲区将该铜金属中 的垂直热应力转换成水平应力以避免铜金属突起的形成。
19.如权利要求13所述的铜金属化工艺，其中该覆盖层选自氮化硅以 及碳化硅所组成的族群，其中该覆盖层厚度为200至1000。
技术领域
本发明提供一种铜金属化工艺，特别是在制作集成电路装置的铜金属 化中，减少铜金属形成突起的方法。
背景技术
于沉积覆盖层的过程中，热预算会引起铜金属的压缩热应力并于铜金 属表面产生垂直应力。图1A显示于基板10的绝缘层18中的镶嵌铜金属线 20。其中，氧化铜22于平坦化后自然形成于铜金属表面上。图1B显示于 沉积覆盖层40期间，沿着晶格边界(grain boundary)会产生压缩热应力30。 图1C显示因垂直热应力而形成于铜金属表面上的铜金属突起32。铜金属 突起会降低铜金属的可靠度并导致金属岛腐蚀(via induced metal island corrosion)，混淆缺陷侦测工具，使得其它缺陷无法被精确地侦测到，因此 减少于铜镶嵌工艺中铜金属突起，对改善优良率以及可靠度而言变得越来 越重要。综上所述，业界亟需一种减少铜金属化工艺的铜金属突起的方法。
US6,355,571揭示使用NH3或H2以将氧化铜还原成铜金属，并原位沉 积覆盖层；US6,506,677以及US6,429,128揭示使用NH3或N2等离子体将 氧化铜还原成铜金属并原位沉积覆盖层；此外，128亦提到在沉积覆盖层时 减小功率RF以及增加间距以减小压缩应力；US5,654,232揭示金属铜镶嵌 工艺。US6,482,755揭示利用NH3、NH2或H2等离子体处理，较低温度下 将氧化铜还原成铜金属，接着原位沉积高密度等离子体氮化硅；US6,515,373 揭示于化学机械研磨前及/或后进行热回火，以减少突起；US6,500,754则 揭示于化学机械研磨前进行热回火，以促进晶格成长来避免突起形成。
发明内容
本发明的目的还在于提供一种铜金属化工艺，其可藉由在铜晶格边界 形成缓冲区来减少铜突起。
本发明的目的还在于提供一种铜金属化工艺，其藉由沉积覆盖层的原 位(in-situ)处理，在铜晶格边界上产生氟离子或经控制的蚀刻气体，以于该 铜晶格边界上形成缓冲区。
为达上述目的，本发明提供一种铜金属化工艺，包括：于基板上形成具 有开口的介电层；形成铜金属层以填充该开口；于该铜金属层的表面上形 成缓冲区；以及，于该铜金属层以及该缓冲区上沉积覆盖层。
本发明提供的铜金属化工艺，其能有效减少制作集成电路装置的铜金 属化工艺所产生的铜突起。
本发明还提供了一种铜金属化工艺，包括：于基板上形成具有开口的介 电层；形成铜金属层以填充该开口；提供氟离子至该铜金属层以于该铜金 属层表面形成缓冲区，以及于该铜金属层上原位(in-situ)沉积覆盖层。
本发明还提供了一种铜金属化工艺，该方法的步骤包括：于基底上形成 具有开口的介电层；形成铜金属层以填充该开口，其中氧化铜自然地形成 于该铜金属层表面；提供氟离子至该铜金属层以利用该氟离子移除该氧化 铜并形成缓冲区于该铜金属层的表面上，以及原位(in-situ)沉积覆盖层于该 铜金属层上。
上述的铜金属化工艺，还包括于该基板中与基板上形成复数个半导体 组件结构，其中这些半导体组件结构包括闸极电极、源极/汲极区域以及下 层金属联机；所述的开口是连接至基板中的半导体组件结构之一；其中沉 积该覆盖层采用原位(in-situ)工艺；形成该缓冲区的步骤包括提供氟离子或 腐蚀气体至该铜金属表面，该缓冲区将该铜金属中的垂直热应力转换成水 平应力以避免铜金属突起的形成；所述的提供氟离子至该铜金属层的步骤 优选包括以NF3等离子体处理该铜金属；形成该铜金属层的步骤可选自物理 气相沉积法、化学气相沉积法、电镀法以及无电镀法所组成的族群；其中 该覆盖层选自氮化硅以及碳化硅所组成的族群，其中该覆盖层厚度为2O0至 1000。
本发明提供的减少铜突起的方法，解决了因铜突起而降低铜的可靠度 的问题，同时也避免了缺陷检测设备工具因混淆而出现的种种问题。
附图说明
图1A-1C为现有技术中铜突起状态的剖面图；
图2-5为本发明优选实施例的剖面图；
图6为利用本发明优选实施例所制作的集成电路装置的剖面图。
附图标号：
10-基板； 18-绝缘层； 20-铜金属镶嵌线；
22-氧化铜； 30-压缩热应力； 32-铜金属突起；
33-凹陷； 35-垂直热应力； 40-覆盖层；
60-闸极电极； 62-源极/汲极区域； 64-介电层；
66-金属插塞。
具体实施方式
本发明提供了减少铜突起的方法，以解决因铜突起而降低铜的可靠度， 并混淆缺陷检测设备的问题。由于沉积在铜金属表面的覆盖层会产生垂直 压缩-热应力而诱导铜突起的形成，因此于覆盖层沉积后会产生铜突起。
请参照图2，其显示部分集成电路装置。其中包括半导体基板10，其 优选为单晶硅，于半导体基板10中或上形成半导体组件结构，例如包括形 成闸极电极、源极/汲极区域，以及下层的金属联机(未显示)。
于半导体结构上沉积厚度约6000-13000埃的绝缘层18，该绝缘层18 选自二氧化硅、硼磷玻璃(BPS G)、硼硅玻璃(BSG)、磷硅玻璃(PSG)或其它 类似物所组成的族群，该绝缘层18优选具有平坦化表面。
蚀刻该绝缘层18以形成接触窗/介层洞开口，其中接触窗/介层洞开口 连接至基板10中的半导体组件结构(未显示)，该开口可为单或双镶嵌开口。
同样参照图2，先于该开口中顺应性地沉积阻障层(未显示)，再沉积铜 金属层20以填充该开口；其中沉积该铜金属层的方式包括物理气相沉积法、 化学气相沉积法、电解电镀法或无电解电镀法；接着，以化学机械研磨法 研磨铜金属层20至只留下开口内的铜为止，其中氧化铜22会自然产生于 铜金属表面上。
于铜金属层20上沉积覆盖层以避免铜扩散，一般而言该覆盖层可为氮 化硅或碳化硅层，其中用于沉积覆盖层的热预算会导致铜突起的产生，而 减少该突起的关键即是释放铜金属中的垂直热应力。
本发明的关键步骤是在沉积覆盖层时加入原位处理步骤以释放铜表面 的垂直热应力。该关键步骤包括：于表面的晶格边界上提供氟离子或经控 制的蚀刻气体，利用晶格边界上的氟离子或经控制的蚀刻气体增进铜表面 的晶格边界，该氟离子或蚀刻气体可移除氧化铜并与铜金属反应。由于晶 格边界为铜表面的较弱点，因此氟离子于该处的蚀刻率大于其它部分。
如图3所示，A与B两处的晶格向位不同。于A与B的晶格边界处形 成凹陷33缓冲区，而该缓冲区将促使晶格边界A与B的错排(dislocation)。 例如，可将氟化氮(NF3)离子化为氮以及氟离子，再利用氟离子蚀刻铜晶格 以及晶格边界，在此由于晶格边界的蚀刻率较快，因此缓冲区形成于该处。 经过原位处理覆盖层的热循环后，铜晶格会扩张，而藉由凹陷33缓冲区， 则可提供铜晶格垂直至水平的膨胀空间，以利A与B两处的铜晶格依其优 选的晶格向位膨胀。
如图4所示，在不提供氟离子的情况下原位沉积覆盖层40，该缓冲区 可将垂直热应力35转换成水平热应力，膨胀的铜晶格会填充于凹陷33中， 由于凹陷33可提供铜晶格的膨胀空间，因此可避免铜突起的形成。
如图5所示，铜金属层20已填入凹陷33中，其上还覆盖有覆盖层40， 其中该覆盖层可为厚度约200-1000埃的氮化硅或碳化硅。
至此，完成了本发明减少铜突起的铜金属联机工艺，而后续的步骤可 利用现有方式进行。例如：可形成更上层的金属化联机。此外，本发明的 原位氟离子化亦可用于后续的铜金属层，以进一步的减少后续的铜突起。 请参照图6，其利用上述本发明工艺所形成的集成电路装置，其包括：闸极 电极60、源极/汲极区域62、介电层64中的金属插塞66以及铜金属线20。
综上所述，本发明利用形成离子缓冲区以将垂直应力转换成水平应力 来减少铜突起的形成。
虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明，任 何熟习此技艺者，在不脱离本发明的精神和范围内，可作些许更改与润饰， 本发明的保护范围以权利要求为准。
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