[0002] 本发明主要涉及一种功率电子封装件，其包括两片带有多个电子元件的衬底。
[0003] 技术背景
[0004] 高性能的功率电子器件在
电压、
电流和功率等级方面继续取得重大进展。但是，性能越高，随之而来就是功率耗散等级越高，这会给
电气互连、冷却和机械完整性施加很大的压
力。用于封装功率电子器件的传统方法有明显的性能限制，因为其使用装配在一张板上或一片衬底上分立的封装器件，或使用混合模
块，其中，无遮蔽的芯片装配在衬底上且通过引线接合而连接至衬底。分立的封装件可以是塑模的、金属密封的
外壳或密封的陶瓷载体，其包含一个通过引线接合至塑料封装引线框的功率芯片。无遮蔽的功率芯片
焊接至衬底上的焊盘，导热路径通过这些接合部位、通过衬底、通过粘合膏或导热膏，通往冷却机构。导热接合部位的数量以及衬底和接合部位材料的差导热性，使得结到环境(junction-to-ambient)热阻过高，从而限制了器件的工作并使结
温度增加超出了限度。这些热效应还可能会导致设计者将器件分开，以便增加热量扩散，但付出的代价却是使模块尺寸更大、电气寄生效应更大和组装件更昂贵。
[0005] 功率
半导体芯片，如功率JFET、MOSFET、IGBT和
二极管，是用于控制大电流的器件，所以，它们产生大量的热。因此，当将这些
半导体芯片构建在封装件中时，应达到足够的冷却性能(热
辐射)。传统的功率模块技术包括将多个半导体芯片构建在一个封装件中，其使用由导热性陶瓷制成的绝缘衬底，多个半导体芯片装配在该绝缘衬底上，半导体芯片的下方主表面上设置的主
电极通过软
焊料连接到设置在绝缘衬底上的厚
铜膜。IGBT芯片的上方表面上设置的主电极和控制电极通过引线接合，连接到设置在绝缘衬底上的厚铜膜。绝缘衬底焊接至铜制的热辐射
基板。采用这种手段，半导体芯片产生的热量通过设置在半导体芯片下表面一侧的绝缘衬底辐射出去。采用这种传统技术，热量仅仅从每个半导体芯片的一个表面向外辐射，所以，提高热辐射性能和降低功率模块的构造尺寸是有限的。
[0006] 在未来，需要一种先进的封装技术，其能解决导热和机械性能需求，同时提供高电气性能的互连结构，以用于目标指向如军事、航空、医疗和工业电子应用领域的功率电子器件。这些应用领域都在趋向具有更高电压、更高电流、更高功率耗散和更快切换速度的半导体，这些器件超出了传统封装方法的电气、机械和导
热能力。这种先进的封装技术应将带有一面冷却路径的低性能陶瓷衬底上的线接管芯替换成直接的双面冷却、基于金属的互连结构。例如，这种构造是电绝缘且导热的双面预封装部件，例如其公开在美国
专利申请No.2003/0132511中。在该预封装部件中，模压的引线单元、
接触电极、半导体芯片等位于一对陶瓷衬底构件中间。再例如，这种构造是高
稳定性铜
石墨导体衬底功率器件封装，其公布于IEEE第44届年度国际可靠性物理讨论会(圣何塞，2006，第613页)。在这种封装件的结构中，IGBT和二极管芯片插在两个铜石墨导体衬底中间，金
凸块和焊料凸块用于进行平面化和互连，第二铜石墨层用于进行最上层互连和双面去热。但是，在引线接合没有消除固有
应力的情况下，双面结构需要非常仔细地选择材料，以消除接合部位处的膨胀不匹配，同
时针对导电和导热提供高导通性。
传热层的
热膨胀系数的降低，不仅提供可靠的接合部位，而且，由于电绝缘层上应力的降低而能够使用非常薄的AlN绝缘体，从而进一步改善热传输。在这种配置下，为了在IGBT和二极管芯片的电极和电极之间获得电气互连，这些半导体芯片插在两个铜石墨导体衬底中间，金凸块和焊料凸块用于进行平面化。但是，在半导体芯片的上侧，由于上侧的电极和上方绝缘衬底上设置的电极通过金属凸块连接，所以，连接区域较小。因此，存在
电阻较大的问题，这不利于获得大电流，并且，半导体芯片产生的热量不易传输到绝缘衬底，因此热辐射性能较差。此外，该封装设计需要外部的连接总线接合以及半导体芯片接合。在这种非对称的设计布图中，很难控制在完全装配过程后在封装件中实现均匀的
应力分布，从而会导致半导体芯片上的应力太大。带有MOS栅极结构的IGBT和MOSFET等半导体芯片具有易受应力影响的特点。
发明内容
[0007] 针对上述问题，本发明的一个目的是提供一种功率电子封装件，其包括两片带有多个电子元件的衬底。
[0008] 根据本发明的一方面，一种功率电子封装件包括：第一和第二高导热性绝缘非平面衬底；多个电子元件，装配在所述第一和第二高导热性绝缘非平面衬底中的每一个上。所述第一和第二高导热性绝缘非平面衬底在多个接合区相互连接，从而使得所述第一和第二高导热性绝缘非平面衬底之间的机械分离(mechanical separation)由所述接合区的数量、所述接合区的排列、每个接合区的形状和所述接合区的材料进行控制。所述机械分离在所述电子元件中提供净轴向
挤压力。
[0009] 采用上述封装，在功率电子封装件中获得了均匀的应力分布(stress distribution)，从而使所述电子元件中的应力得以降低。此外，热辐射性能得到了改善。此外，该功率电子封装件不包括任何从所述元件到外部焊盘的接合引线，所以接合点的数量得以降低，从而提高了该封装件的可靠性。
附图说明
[0010] 通过下面参照附图做出的详细描述，本发明的上述和其他目的、特征和优点将变得更加显而易见，在这些附图中：
[0011] 图1是一种功率电子封装件的剖视图；
[0012] 图2A和2B是上方的高导热性绝缘非平面衬底的俯视图和仰视图；
[0013] 图3A和3B是下方的高导热性绝缘非平面衬底的俯视图和仰视图；
[0014] 图4是该功率电子封装件的分解图；
[0015] 图5A和5B分别是上方的高导热性绝缘非平面衬底带有
切割线标记的俯视图和仰视图，图5C和5D分别是下方的高导热性绝缘非平面衬底带有切割线标记的俯视图和仰视图；
[0016] 图6是该功率电子封装件沿着图5A至5D中的线VI-VI的剖视图；
[0017] 图7是该功率电子封装件沿着图5A至5D中的线VII-VII的剖视图；
[0018] 图8是该功率电子封装件沿着图5A至5D中的线VIII-VIII的剖视图；
[0019] 图9是被考虑用来进行分析弯矩模型评估的功率半导体封装件的典型剖视模型概念；
[0020] 图10A至10C是用“内置”在两端的横梁部件制作的衬底；
[0021] 图11的示意图给出了基于分析弯曲模型计算芯片-芯片间距对芯片应力的影响的结果；
[0022] 图12的示意图给出了基于分析弯曲模型计算立柱-立柱间距对芯片应力的影响的结果；
[0023] 图13A至13D是九个和五个立柱
位置结构的俯视图，其包括中间的渐出(phase out)立柱；
[0024] 图14A至14F是采用公共电极立柱布局图的相同芯片上的大和小半导体器件的俯视图和仰视图；
[0025] 图15A和15B是所建议的立柱曲度的俯视图；
[0026] 图16是所建议的阻焊层布局图的剖视图；
[0027] 图17A至17D是采用两次接合工艺来制造非平面衬底的两次蚀刻技术的剖视图，图17E至17G是采用单次接合工艺来制造非平面衬底的两次蚀刻技术的剖视图；
[0028] 图18A至18C是上方的高导热性绝缘非平面衬底的剖视图，其示出了采用单次接合工艺的两次蚀刻技术，图18D至18F是下方的高导热性绝缘非平面衬底的剖视图，其示出了采用单次接合工艺的两次蚀刻技术，图18G至18I是上方的高导热性绝缘非平面衬底的俯视图和仰视图，图18J至18L是下方的高导热性绝缘非平面衬底的俯视图和仰视图，图18M是组装过程的剖视图；
[0029] 图19是半导体芯片单一大尺寸凸块布局的俯视图；
[0030] 图20是半导体芯片多个大尺寸凸块布局的俯视图；
[0031] 图21是使用可选的聚酰胺绝缘片的功率电子封装件组装过程的分解图；
[0032] 图22是带有集成式密封换热器单元的功率电子封装件的剖视图；
[0033] 图23的俯视图示出了该功率电子封装件的
电路图；
[0034] 图24A和24B是多芯片功率电子封装件的俯视图和剖视图；
[0035] 图25是另一种功率电子封装件的剖视图；
[0036] 图26A和26B分别是上方的高导热性绝缘非平面衬底带有切割线标记的俯视图和仰视图；
[0037] 图27A和27B分别是下方的高导热性绝缘非平面衬底带有切割线标记的俯视图和仰视图；
[0038] 图28是该功率电子封装件沿着图26A至27B中的线XXVIII-XXVIII的剖视图；
[0039] 图29是该功率电子封装件沿着图26A至27B中的线XXIX-XXIX的剖视图；
[0040] 图30是该功率电子封装件沿着图26A至27B中的线XXX-XXX的剖视图；
[0041] 图31是该功率电子封装件沿着图26A至27B中的线XXXI-XXXI的剖视图；
[0042] 图32是另一种功率电子封装件的剖视图；
[0043] 图33A和33B分别是上方的高导热性绝缘非平面衬底带有切割线标记的俯视图和仰视图；
[0044] 图34A和34B分别是下方的高导热性绝缘非平面衬底带有切割线标记的俯视图和仰视图；
[0045] 图35是该功率电子封装件沿着图33A至34B中的线XXXV-XXXV的剖视图；
[0046] 图36是该功率电子封装件沿着图33A至34B中的线XXXVI-XXXVI的剖视图；
[0047] 图37是该功率电子封装件沿着图33A至34B中的线XXXVII-XXXVII的剖视图；
[0048] 图38是另一种功率电子封装件的剖视图；
[0049] 图39A和39B分别是上方的高导热性绝缘非平面衬底带有切割线标记的俯视图和仰视图；
[0050] 图40A和40B分别是下方的高导热性绝缘非平面衬底带有切割线标记的俯视图和仰视图；
[0051] 图41是该功率电子封装件沿着图39A至40B中的线XXXXI-XXXXI的剖视图；
[0052] 图42是该功率电子封装件沿着图39A至40B中的线XXXXII-XXXXII的剖视图；
[0053] 图43是该功率电子封装件沿着图39A至40B中的线XXXXIII-XXXXIII的剖视图；
[0054] 图44是该功率电子封装件沿着图39A至40B中的线XXXXIV-XXXXIV的剖视图；
[0055] 图45是电绝缘且导热的双面预封装IC元件的分解图，模压的引线部件、接触电极、半导体芯片等位于一对根据
现有技术的陶瓷衬底部件之间；
[0056] 图46中的表给出了基于分析弯曲模型计算芯片-芯片间距对芯片应力的影响的结果，该模型基于衬底的线弹性，还有半导体芯片/立柱组件的线弹性伸展/挤压；以及[0057] 图47中的表给出了基于分析弯曲模型计算立柱-立柱间距对芯片应力的影响的结果。
具体实施方式
[0058] 现在参照附图描述一种双面冷却功率电子器件的优选
实施例，在这些附图中，相同的标记表示相同的部件。
[0059] 下面将参照图1至图8描述应用于一种功率电子封装件10的第一个示例性实施例。图1示出了该功率电子封装件100的横截面(图中仅仅示出了半桥
整流器的一半，即一个晶体管20和一个二极管30)。例如，该功率电子封装件100包括两个功率半导体晶体管芯片20和两个功率半导
体二极管芯片30，它们夹在两个高导热性绝缘非平面衬底1、2之间，其上面有
图案化的金属电极7-10，从而当上方和下方的非平面衬底1、2接触时，它们与半导体芯片相接触。图2A至3B示出了上方和下方的非平面衬底的布局图。图中示出了这两个高导热性绝缘非平面衬底1、2的内侧面和外侧面。该功率半导体晶体管芯片20具有上表面21和下表面22，作为两个主表面。在每个晶体管芯片20的下方主表面22上，漏极或集电极23形成在整个表面上。在晶体管芯片20的上方主表面21上，小的矩形栅极24形成在上方主表面的
选定区中，漏极或发射极25形成在剩余的上方主表面区中。该功率半导体二极管芯片30也有上表面31和下表面32，作为两个主表面。在功率半导体二极管芯片30的下方主表面32上，
阴极34形成在整个表面上。在二极管芯片30的上方主表面31上，形成有
阳极33，同时，阴极34形成在二极管芯片30的下方主表面32上。
[0060] 下面将参照图1至24描述本实施例中的功率电子封装件。上方和下方的高导热性绝缘非平面衬底1、2包括绝缘的陶瓷衬底77和高
导电性的金属7a、7b、8a、8b、9a、10a、10b，它们通过直接接合铜、直接接合
铝或活性金属钎焊料相接合。该陶瓷衬底是用从
氧化铝、氮化铝、氮化
硅、
碳化硅或金刚石和铜或铝构成的组中取出的材料制成的。上方和下方的高导热性绝缘非平面衬底1、2还有内部的表面3、4和外部的表面5、6，作为两个主表面。
在上方高导热性绝缘非平面衬底1的内部主表面3上，设置有栅极、源极或发射极以及阳极外部总线电极图案7a、7b、8a、8b、9a，如图2和3中的高导热性绝缘非平面衬底的俯视图所示。在下方高导热性绝缘非平面衬底2的内部主表面4上，设置有漏极和阴极外部总线电极图案10a、10b。图4示出了该功率电子封装件100的平面图和分解图。高导热性绝缘非平面衬底1、2上的这些外部总线电极图案7-10是通过直接接合铜、直接接合铝的铜或铝材料或活性金属钎焊料进行一次接合两步蚀刻或两次接合两步蚀刻而形成的。这些外部总线电极图案7a、7b、8a、8b、9a、10a、10b是用高导电性金属制成的。
[0061] 除这些外部总线电极外，上方和下方的高导热性绝缘非平面衬底1、2的内部主表面3、4上还图案化和设置有电绝缘区70。这些接合区提供了非平面衬底1、2的确定机械分离，并且，还选择数量、布局、几何形状、构成，以便在组装后在半导体芯片中产生净轴向挤压力。现在将描述导电区7a、7b、8a、8b、9a、10a、10b和绝缘区70的形状。如图2所示，上方高导热性绝缘非平面衬底1大致呈矩形，它还包括外部连接总线。在本实施例中，例如，半桥整流器采用两个晶体管20和两个二极管30工作。这些将被制造在方形半导体芯片上。在本发明中，半导体芯片之间的距离是变量，这是因为它在确定整个功率电子封装件100的应力分布方面发挥着重要作用。
[0062] 图5A至5D示出了上方和下方的高导热性绝缘非平面衬底上的切割线标记。图6、7和8分别示出了该功率电子封装件沿着线VI-VI、VII-VII和VIII-VIII的剖视图。正如这些图中所示，上方和下方的高导热性绝缘非平面衬底1、2大致呈矩形，它还包括外部连接总线。两个半导体晶体管20和两个半导体二极管芯片30焊接在下方的高导热性绝缘非平面衬底2上。离开非平面衬底1、2上的半导体芯片接合区，用于定义DC总线的外部线路连接
端子和渐出(phaseout)引线位于z方向上。图案化的连接总线位于上方和下方的高导热性绝缘非平面衬底1、2上，并能够将功率电子封装件100与栅极驱动单元(GDU)等外部电路进行直接集成，而不需要外部装置来补偿总线之间的高度差异。外部线路连接端子金属7a、7b、8a、8b、9a、10a、10b局限于上方和下方的高导热性绝缘非平面衬底1、2的几何形状，而不从非平面衬底突出。在功率电子封装件100中，为了实现机械稳定性和降低半导体芯片上的应力，在该模块的外围存在着不导电的(non-electrically active)
支撑立柱。这样有助于机械支撑，尤其在不导电的支撑立柱和半导体芯片之间的挤压接合形成期间，从而防止高导热性绝缘非平面衬底1、2中累积过度的应力。为了防止支撑立柱漂流到任何电势(从而潜在地降低非常接近这些立柱的器件端接的影响)，它们连结于下方高导热性绝缘非平面衬底的金属10b轨道，后者实质上意味着
相位输出端(phase output)和正的总线。这些支撑立柱与上方的高导热性绝缘非平面衬底1保持电绝缘，尽管该衬底经过了图案化处理以便对这些立柱的总体高度有贡献。
[0063] 通过进行弯曲模型分析，来估计功率电子封装件的各种设计参数的影响，如图9所示。该模型基于非平面衬底的线弹性弯曲，伴有半导体芯片/立柱组件的伸展/挤压，后者由半导体芯片/立柱组件的差分热膨胀(收缩)驱动，以模仿回流后残余应力的产生。该衬底是用“内置”在两端的横梁部件制成的，如图10A和10C所示。上方截面的横梁长度(在互连立柱之间)为lefft，对于下方截面(在半导体芯片和立柱之间)为leffb。上方横梁和下方横梁的偏差δt和δb可能与两端的垂直力有关，如下：
[0064]
[0065] 其中，E是
杨氏模量，I是第二
惯性力矩。对于复合的非平面衬底，有效的EI乘积可以表示为：
[0066]
[0067] 其中，E1和E2是铜和陶瓷层的模数，d1是陶瓷厚度，d2是铜板厚度，b是非平面衬底的宽度。
[0068] 中间半导体芯片和立柱的偏差用热膨胀分量以及应力分量之和表示，其来自于所施加的挤压力2F：
[0069]
[0070] 其中，kd和kp分别是半导体芯片和立柱的
热膨胀系数(CTE)，Apd和Ad分别是半导体芯片和立柱的截面面积，Ed和Ep分别是半导体芯片和立柱的模数。
[0071] 对于非平面衬底互连立柱，相应的表达式为：
[0072]
[0073] 横梁(上方和下方)的偏差之和必须等于中间半导体芯片/立柱和外边立柱的偏差之差：
[0074]
[0075]
[0076] 根据上面的公式，可以得到力为：
[0077]
[0078] 同样的方法也可用于半导体芯片位于两端、立柱位于中间的情形，如图10所示。现在，施加给中间立柱的力是2F，而施加给半导体芯片的力为F。这改变了立柱的偏差表达式：
[0079]
[0080]
[0081] 在这种情况下，力F表示为：
[0082]
[0083] 在图46和47以及图11和12中概括了计算出的结果。结果表明，支撑立柱之间的间距最终决定半导体芯片上的总应力，故应该认真选择它，以便在组装后在这些元件中产生净轴向挤压力。非平面衬底上半导体芯片的间距是另一个需要考虑的重要问题。
[0084] 不导电支撑立柱的数量和形状也是一个参数，因为它在确定整个功率电子封装件100上的应力分布时也发挥着重要作用。在考虑支撑立柱的情况下，有三种布局图变化，并且，提出了九个和五个支撑立柱配置。中间的立柱连接至渐出端子，且具有相同的尺寸。图
13B至13D示出了可能有九个和五个立柱位置的结构，其包括中间的逐步伸出立柱。图13A中也示出了有九个立柱几何排列的上方高导热性绝缘非平面衬底1。
[0085] 在本实施例中，为了迎合在相同芯片上同时有大和小的半导体器件，考虑了一种公共电极立柱布局图，如图14A至14D所示，从而使它们排列对准到两个几何体的半导体晶体管20接合电极焊盘。此外，除方形控制栅极配置外，还提出了矩形的焊盘，如图14E和14F所示。图案化电极接合区的大小设为大约略小于半导体晶体管20接合电极焊盘的大小，并且，图案化电极的投影高度设为高于外部连接总线的高度。如栅极等薄体特征的曲度得到了增加，以消除尽可能多的90度
角。
[0086] 立柱曲度的影响被认为在功率电子封装件10的总应力值方面发挥着作用。如图15A所示，例如方形立柱的边长大约为2mm，边缘曲度大约为0.6mm。此外，考虑了完全圆形的立柱，例如，直径为2mm，如图15B所示。应力分析表明，与G1相比，G2曲度的应力值较小。
对于这些电绝缘立柱区的接合，阻焊层50保护焊料45的溢出，以防在回流工艺结束后导致
短路。阻焊层被丝网印刷在立柱上，且具有有限的线条宽度，例如400μm(平均位置Qs(x，y)±200μm)。焊料45膏体在栅极焊盘上的丝网印刷需要容限为200μm的
模版，如图16所示。对于图案化的电极，其使用与半导体芯片的电气连接，也可以施加这种阻焊层。在半导体芯片上，制造工艺确保足够的聚酰胺涂敷在器件焊盘上，从而使阻焊层冗余。
[0087] 例如，这些高导热性绝缘非平面衬底1、2的制造是通过对直接接合铜进行蚀刻而完成的。在工艺流程的旁边示出了每一步所需的各种层。具有单次或两次接合工艺的两次蚀刻技术用于制造非平面衬底1、2，如图17A至17G所示。在两次接合、两次蚀刻工艺中，例如，初始材料是300μm厚的陶瓷，在其两面上接合有薄铜板(200μm)(图17A的步骤1)。然后，如模板所指示的那样，进行蚀刻(图17B的步骤2)，此后，300μm的厚铜板接合到蚀刻过的薄铜板的表面上(图17C的步骤3)。然后，蚀刻厚铜板，以得到最终图案化的直接接合铜板衬底(图17D的步骤4)。在单次接合技术中，开始时，将500μm的厚铜板接合到陶瓷上(图17E的步骤1)，然后根据需要，执行两次蚀刻过程，从而得到蚀刻后的直接接合铜板衬底(图17F和17G的步骤2和3)。两次接合两次蚀刻工艺能够较好地控制蚀刻特征的横向扩张ls(例如，控制在100和250μm内)，但是两次蚀刻导致第一200μm铜板层的过度蚀刻，如图18M所示。单次接合两次蚀刻工艺可得到更加光滑的铜表面。
[0088] 图18A至18M也示出了带有管芯的功率电子封装100组装件。两个高导热性绝缘非平面衬底1、2面对面靠近，从而两个半导体晶体管芯片20和两个二极管芯片30夹在两个高导热性绝缘非平面衬底1、2中间。因此，上方的高导热性绝缘非平面衬底1上的图案化电极图案7a、7b、8a、8b、9a、下方的高导热性绝缘非平面衬底2上的晶体管芯片20的控制栅极24、漏极或集电极25以及二极管芯片30的底面阴极32经由它们之间的焊料45和/阻焊层50聚到一起。然后，上述接触部分用电烤盘或加热炉或其他执行
回流焊接的设备进行加热。高导热性绝缘非平面衬底1、2之间的空隙由不导电接合立柱均匀地控制，其几乎是初始铜金属7-10厚度值的两倍，例如为大约0.3mm至5mm。这种夹层封装件的间隙还考虑了在回流工艺后焊料45的厚度。
[0089] 在该功率电子封装件中，接合区控制着非平面衬底1、2的机械分离，因此，不必在两个高导热性绝缘非平面衬底1、2之间插入隔离片。在组装后，接合区的数量、排列方式、几何形状、构成将在这些元件中产生净轴向挤压力。这将减小半导体芯片上的应力。在将半导体芯片焊接到高导热性绝缘非平面衬底1、2的电极图案时，焊料被丝网印刷而附着到电极图案的接合部分上，或者，焊料的衬箔可以夹在半导体芯片的电极和电极图案的接合部分之间。
[0090] 在本实施例中，在第一次焊接操作中(例如，高熔
点焊料45，AuGe)，将所有半导体芯片焊接到下方的高导热性绝缘非平面衬底2上，然后，将上方的高导热性绝缘非平面衬底1靠近，执行第二次焊接操作(低熔点焊料45，例如，AuSn)。或者，可以使用相同熔点的焊料45，例如AgSn，瞬间液相(transient liquid phase)工艺，在单次焊接操作中完成该装配工艺，将半导体芯片夹在高导热性绝缘非平面衬底1、2之间。在第二次焊接操作中，可以使用焊料45的大凸块，因为它能够控制在焊接操作中使用的焊料45的量，如图19所示。2
这里，在图19中，“源极”焊盘有一个3.75×3.75mm 的立柱，有一个用于源极的开口(即，
2 2
4.15×4.15mm
门)。“栅极”焊盘有一个1.0×1.0mm 的立柱，有一个用于栅极的开口(即，
2
1.4×1.4mm 门)。对于主电极焊盘，可以在半导体芯片上形成多个大尺寸的焊接凸块，而
2
非一个凸块，如图20所示。这里，在图20中，“源极”焊盘有一个3.75×3.75mm 的立柱，有
2 2
一个用于源极的开口(即，4.15×4.15mm 门)。“栅极”焊盘有一个1.0×1.0mm 的立柱，有
2
一个用于栅极的开口(即，1.4×1.4mm 门)。对于这些凸块的材料，优选基于金的焊料45，例如AuGe和AuSn。为了控制高导热性绝缘非平面衬底1、2上的图案化电极上的焊料45厚度，也可以使用阻焊层50，来控制在回流工艺后焊料45的量。执行上述焊接后，在两个高导热性绝缘非平面衬底1、2之间填充诸如硅
树脂之类的绝缘树脂，并在特定温度
烘烤而进行硬化。填充在空隙中的
密封剂可以消除结构中的
气穴，从而当涉及高
电场时导致空气绝缘破坏。或者，在装配过程中，可以将聚酰胺绝缘薄片插在两个高导电性绝缘非平面衬底之间，如图21所示。
[0091] 根据本实施例，半导体芯片夹在两个高导热性绝缘非平面衬底1、2之间，并且，半导体晶体管20和二极管芯片30的电极以及高导热性绝缘非平面衬底1、2的电极图案通过焊接(例如，AuSn和AuGe焊接)相接合，从而制造出功率电子封装件。半导体芯片产生的热量顺畅地从半导体芯片的上表面和下表面传输到高导热性绝缘非平面衬底1、2，并因此从那里快速辐射出去。
[0092] 这两个高导热性绝缘非平面衬底1、2的外表面经过阶跃蚀刻而形成脊(ridge)，即金属43，从而改善与换热器80的集成。换热器80在其底面上有
研磨过的凹体(milled grove)，如图22所示。对暴露出来的铜板外缘周围的凸块表面(背脊结构)进行蚀刻，从而能够将换热器80主体稳固地设置在适当的位置。用相同的绝缘树脂或者使用低温焊料来密封换热器80单元，如图22所示。
[0093] 在本实施例中描述的功率电子封装件10容纳有一个半桥功率级。它包括两个
串联的半导体晶体管20，每一个晶体管有它自己的恢复二极管30，与其具有相同的等级。图23示出了按照上述方式制造出来的功率电子封装件10的电路图。图中示出了功率电子封装件10中的半导体芯片的布局图。如图所示，晶体管20的漏极或集电极连接至正的DC总线端子，晶体管20的源极或发射极连接至负的DC总线端子，晶体管20的栅极连接至栅极驱动单元端子。同样，二极管30的端子连接至晶体管20的具有相应极性的漏极或集电极和源极或发射极。第二晶体管20的漏极或集电极连接至第一晶体管20的源极或发射极，第二晶体管20的栅极也连接至栅极驱动单元端子。中间的接合区连接上方和下方的DC总线端子，以便发出异相(phaseout)
信号。第二个二极管30的端子连接至第二晶体管20的具有相应极性的漏极或集电极和源极或发射极。通过接合多个半导体芯片，这样的结构可以从所述的半桥电路扩展到完全的三
相变换器电路。
[0094] 在本实施例描述的功率电子封装件10中，对于半桥功率电子封装件100，提出了两种不同的半导体芯片配置，其中，第一种配置使用单个半导体芯片，来满足功率模块电流要求，第二种配置使用多个芯片，来满足相同功率模块的电流要求。多芯片配置使用较小尺寸的半导体芯片。例如，选择主布局图，来制造所述的几何形状，其中分别使用单个5mm方形芯片和四个3mm方形芯片(并行地)。图24A和24B中示出了针对这种夹层功率电子封装件100而设计的半导体芯片的所有配置细节。在图中，虽然这里描述了四个半导体晶体管20和二极管芯片30，但这不是任何限制，当然，在功率电子封装件100中也可以使用多个半导体芯片。对于更高的功率需求，在功率电子封装件100中可以使用有一至六个或更多个半导体芯片(也是并行连接)的封装布局图。因此，可以适当地确定每个组中并行连接的半导体芯片的数量，以适应功率电子封装件100的电流容量要求。
[0095] 在高导热性绝缘非平面衬底1、2的电极图案中提供外部总线连接端子。外部连接总线的激光陶瓷
切除、陶瓷切割或切削(pealing)在完全装配后可以暴露出电气连接总线。因此，不必提供独立的端子来连接到外部线路，以及，将这些端子连接至电极图案。对于本实施例具体而言，在外部线路连接端子中，主DC总线端子在相同方向延伸，而栅极驱动单元的控制电极端子沿着相反方向延伸到主电极端子。由于采用这种结构易于分离控制线和电源线，所以这种结构能够抵抗
电磁干扰噪声。此外，这种电极布局图设计有效地降低了功率电子封装件100的杂散电感。
[0096] 下面将参照图25至31描述第二个示例性实施例中的功率电子封装件。本实施例与第一个实施例的差别将在下面得到描述。
[0097] 在如图25所示的本实施例中，半导体芯片以对称的方式装配在上方和下方的高导热性绝缘非平面衬底1、2上。两个主表面前后相互颠倒的半导体晶体管20和二极管芯片30插在这两个高导热性绝缘非平面衬底1、2之间。具体而言，第一晶体管20和第一二极管芯片30焊接到上方的高导热性绝缘非平面衬底1上，而第二晶体管20和第二二极管芯片30焊接到下方的高导热性绝缘非平面衬底2上，它们是前后相互颠倒的关系。第二个实施例的其他结构与第一个实施例相同。采用这种结构，也能够改善功率电子封装件100内的热产生和切应力分布。
[0098] 图26A至27B示出了根据第二个实施例的上方和下方高导热性绝缘非平面衬底的俯视图和仰视图上的切割线标记。图28、29、30和31分别示出了沿着线XXVIII-XXVIII、XXIX-XXIX、XXX-XXX和XXXI-XXXI的剖视图。正如这些图中所示，上方和下方的高导热性绝缘非平面衬底1、2大致呈矩形，它还包括外部连接总线。第一晶体管20和第一二极管30以及第二晶体管20和第二二极管30分别焊接在上方和下方的高导热性绝缘非平面衬底1、2上。
[0099] 下面将参照图32至图37描述第三个示例性实施例中的功率电子封装件。将描述本实施例和第一个实施例之间的差别。
[0100] 在本实施例中，如图32所示，两个高导热性绝缘非平面衬底1、2的外表面没有为便于同换热器80的改进集成而被蚀刻。该实施例提供了使用集成式或非集成式换热器80来冷却该夹层结构的两个面的自由。两个高导热性绝缘非平面衬底1、2的平坦外表面适于使用封闭式微通道换热器80单元，其使用之间的导热部件来提高热辐射性能。但是，这将会增加功率电子封装件100的热阻，但是，由于未直接接合换热器80单元，这种结构减轻夹层结构上的总应力。这种结构也可以装配在用空气冷却的换热器80单元上。第二实施例的其他构造与第一个实施例相同。
[0101] 图33A至34B示出了上方和下方高导热性绝缘非平面衬底的俯视图上的切割线标记。图35、36和37分别示出了沿着线XXXV-XXXV、XXXVI-XXXVI和XXXVII-XXXVII的剖视图。正如这些图中所示，上方和下方的高导热性绝缘非平面衬底1、2大致呈矩形，它还包括外部连接总线。两个半导体晶体管20和两个半导体二极管芯片30分别焊接在下方的高导热性绝缘非平面衬底2上。
[0102] 下面将参照图38至图44描述第四个示例性实施例中的功率电子封装件。将描述本实施例和第一个实施例之间的差别。
[0103] 在本实施例中，如图38所示，两个高导热性绝缘非平面衬底1、2没有为便于同换热器80的改进集成而被蚀刻。该实施例提供了使用集成式或非集成式换热器80来冷却该夹层结构的两个面的自由。两个高导热性绝缘非平面衬底1、2的平坦外表面适于使用封闭式微通道换热器80单元，其使用之间的导热部件来提高热辐射性能。但是，这将会增加功率电子封装件100的热阻，但是，由于未直接接合换热器80单元，这种结构减轻夹层结构上的总应力。这种结构也可以装配在用空气冷却的换热器80单元上。本实施例的其他结构与第一个实施例相同。采用这种结构，也能够改善功率电子封装件100内的热产生和切应力分布。
[0104] 图39A至40B示出了根据第四个实施例的上方和下方高导热性绝缘非平面衬底的俯视图上的切割线标记。图41、42、43和44分别示出了沿着线XXXXI-XXXXI、XXXXII-XXXXII、XXXXIII-XXXXIII和XXXXIV-XXXXIV的剖视图。正如这些图中所示，上方和下方的高导热性绝缘非平面衬底1、2大致呈矩形，它还包括外部连接总线。第一半导体晶体管20和第一二极管30以及第二半导体晶体管20和第二二极管30分别焊接在上方和下方的高导热性绝缘非平面衬底1、2上。
[0105] 本发明一般涉及功率电子封装件，其中，一个或多个半导体管芯和其他类似形状的电子元件装配在两个高导热性绝缘非平面衬底之间。与传统的金属凸块相比，独特的非平面衬底充当连接大区连接立柱，从而实现低电阻和热阻。这些高导热性绝缘非平面衬底之间的机械分离由接合区的数量、排列方式、几何形状、构成和所选用的接合方法进行控制，从而在组装后在电子元件中产生净轴向挤压力。具体而言，本发明是针对前述问题而做出的，本发明的一个目的是，在完全组装过程后用压式接触在功率电子封装件中实现均匀的压力分布，这样可以降低半导体芯片应力，在直接的双面冷却配置中提高热辐射性能。本发明中使用两个高导热性绝缘非平面衬底来消除引线接合。固态的铜板互连立柱取代了半导体芯片的活动表面上的引线，从半导体芯片的两个主表面不仅提供了很好的电气路径，而且还提供了很好的热冷却路径。这样的功率电子封装件可以具有明显较低的半导体芯片接合点温度，因为热冷却机构连接至产生热量的芯片区。
[0106] 因此，该双面冷却功率电子封装件已经被证明是非常有用的，尤其在那些需要在极端高温热循环中延长寿命的电子模块中。该功率电子封装件结构从器件通往外部焊盘不涉及任何接合线，所以大大降低了接合点的数量，从而提高了可靠性以及降低了该结构内的寄生电感和电阻。
[0107] 具体而言，根据本发明的功率电子封装件，半导体芯片插在两个高导热性绝缘非平面衬底中间，该半导体芯片的电极和高导热性绝缘非平面衬底上的电极图案直接接合起来，而不需要引线接合。高导热性绝缘非平面衬底之间的机械分离由接合区的数量、排列方式、几何形状、构成和所选用的接合方法进行控制，从而在组装后在电子元件中产生净轴向挤压力。该半导体芯片产生的热量顺畅地从半导体芯片的两个主表面传输到两个高导热性绝缘非平面衬底，从而快速辐射出去。直接的双面冷却配置进一步降低了功率电子封装件的热阻。
[0108] 根据本发明的另一方面，一个或多个半导体管芯和其他类似形状的电子元件装配在两个高导热性绝缘非平面衬底之间，它们的热膨胀系数较低，且有两个前后彼此颠倒的主表面。这些非平面衬底之间的机械分离由具有较高热膨胀系数的材料区的数量、排列方式和所选用的区几何形状进行控制，从而在组装后在电子元件中产生净轴向挤压力。该夹层结构的组装温度高于最高
工作温度，所以，冷却时在元件中留下净残余挤压力。
[0109] 根据本发明的另一方面，一个或多个半导体管芯和其他类似形状的电子元件装配在两个高导热性绝缘非平面衬底之间，它们的热膨胀系数较低，且有两个前后彼此颠倒的主表面。这些非平面衬底之间的机械分离由接合区的数量、排列、几何形状和所选用的区域接合方法进行控制，从而在组装后在电子元件中产生净轴向挤压力。接合区的几何形状是这样的，即：在接合过程中有选择性地施加挤压力，从而在接合后在元件中留下净残余挤压力。
[0110] 此外，这些高导热性绝缘非平面衬底包括绝缘的陶瓷衬底和高导电性金属，它们通过直接接合铜、直接接合铝或活性金属钎焊料接合起来。此外，绝缘的陶瓷衬底包括从氧化铝、氮化铝、氮化硅、碳化硅或金刚石和铜或铝金属构成的组中取出的材料。在这种情况下，由于绝缘的陶瓷衬底的热膨胀系数接近半导体芯片的热膨胀系数，所以，能够降低半导体芯片和电极图案之间起作用的
热应力。另外，高导热性绝缘非平面衬底的非接合区的高度小于接合区的高度，从而在两个高导热性绝缘非平面衬底之间提供足够的封装空隙。例如，注入空隙中的密封剂，如硅
橡胶，可以减少结构中气穴的数量，因此当涉及高电场时导致空气绝缘破坏。或者，聚酰胺绝缘薄片插在两个高导电性绝缘非平面衬底之间，以防止
电击穿。
[0111] 虽然上面参照优选实施例对本发明进行了描述，但应当理解的是，本发明不限于这些优选实施例和结构。本发明意在
覆盖各种
修改和等价物。此外，虽然各种组合和配置是优选的，但是，其他组合和配置，包括更多、更少或仅仅一个部件，也落入本发明的精神和保护范围。
