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一种基于FPGA的原型验证平台

阅读：57发布：2020-05-17

专利汇可以提供一种基于FPGA的原型验证平台专利检索，专利查询，专利分析的服务。并且本发明属于SoC芯片验证技术领域，具体为一种基于FPGA的原型验证平台装置。FPGA是现在常用的数字系统设计平台，其最大的优势在于FPGA可以不用改变硬件电路，完全由用户使用软件对FPGA芯片进行动态配置，实现特定的功能，而且可以重复擦写使用。将FPGA作为数字设计的硬件平台，用户可以将硬件设计和软件设计结合起来，可以及时的修改设计中的错误，相比较于ASIC设计极大的减小了芯片设计的试错成本，提供了设计的灵活性，从而极大的缩短了设计周期。将FPGA作为MC-SoC系统的硬件载体，可以达到与实际芯片相当的工作速度，极大的提高仿真速度，可以弥补单纯的软件仿真工作的速度缺陷，帮助设计者尽快发现设计电路中存在的错误。，下面是一种基于FPGA的原型验证平台专利的具体信息内容。

权利要求

1.一种基于FPGA的原型验证平台，包括FPGA验证板(1)，其特征在于，所述FPGA验证板(1)的JTAG下载接口与Xilinx下载器(2)相连，所述Xilinx下载器(2)与安装Vivado 软件(3)的PC端的USB接口相连，所述FPGA验证板(1)的JTAG调试端口与ULink仿真器(4)相连，所述ULink仿真器(4)与安装Keil软件(5)的PC端的USB接口相连，所述FPGA验证板(1)的UART模块引脚与UART转USB连接线(6)相连，所述UART转USB连接线(6)与安装串口调试软件(7)的PC端的USB端口相连。
2.如权利要求1所述的一种基于FPGA的原型验证平台，其特征在于，待验证的RTL形式的SoC设计在所述Vivado软件(3)中进行逻辑综合，布局布线，生成比特流文件等流程，然后通过所述Xilinx下载器(2)下载到所述FPGA验证板(1)中。
3.如权利要求1所述的一种基于FPGA的原型验证平台，其特征在于，编写的汇编程序和C测试程序在所述Keil(4)中经过编译，链接等一系列操作得到芯片内核可以读取的二进制文件，然后通过所述ULink仿真器(4)下载到SoC芯片中。
4.如权利要求1所述的一种基于FPGA的原型验证平台，其特征在于，所述ULink仿真器(4)可以将SoC系统运行的状态信息传递到PC端的Keil软件(5)的调试窗口。

说明书全文

一种基于FPGA的原型验证平台

技术领域

[0001] 本发明属于SoC芯片验证技术领域，具体为一种基于FPGA的原型验证平台装置。

背景技术

[0002] 在SoC芯片的设计过程中，为了尽可能大的提高芯片验证的覆盖率，必须采用多种验证手段相结合的方式。其中，基于FPGA的原型验证作为一种重要的验证手段，在芯片设计的功能验证中起着非常重要的作用。

[0003] 基于纯软件和动态仿真技术和形式验证技术存在其固有的局限性，这就决定了有一些芯片设计的错误是不会被动态功能仿真发现的，因为仿真的速度不能与实际芯片工作的速度相提并论，而一个FPGA系统的工作速度是可以与真实的芯片系统相类似的，因此就有可能发现一些单纯的仿真所不能发现的芯片设计的错误。

[0004] SoC芯片设计与传统芯片设计相比，设计规模变大，而且传统的芯片设计往往只包含芯片的硬件电路的设计，而一款SoC芯片的设计不仅包含硬件电路的设计，而且还包含很大比重的软件设计的工作，因此需要在设计过程中就要同时进行SoC系统配套软件的设计并进行验证，所以需要进行软硬件协同验证。软硬件协同验证是SoC验证流程中的非常关键的一个环节，只有通过了SoC的软硬件协同验证才能保证设计配套的软件在SoC硬件平台上正常工作。

发明内容

[0005] 本发明的目的在于提供一种基于FPGA的SoC芯片原型验证平台，该验证平台包括硬件部分和软件部分，可以对SoC芯片进行软硬件协同验证，

[0006] 本发明中验证平台的硬件部分包括FPGA原型验证开发板，Vivado软件，Xilinx FPGA下载器和其他相关的硬件设备。

[0007] 在硬件部分，SoC芯片的RTL设计在Vivado软件中进行逻辑综合，布局布线等一系列流程，并最终生成比特流文件，然后通过FPGA板上的JTAG下载接口将生成的比特流文件下载到FPGA，将SoC系统配置到FPGA芯片中。

[0008] 本发明中验证平台的软件部分包括Keil软件和ULink仿真器，其中Keil用于编译汇编程序和C语言测试程序，ULink仿真器用于连接PC端的Keil软件和FPGA验证板。

[0009] 软件部分的工作流程大致是，将编写的汇编程序和C测试程序在Keil中经过编译链接等一系列操作得到芯片内核可以读取的二进制文件，并通过ULink仿真器下载到SoC芯片中。

[0010] 本发明提供的SoC芯片原型验证平台，可以弥补软件模拟仿真的不足，减少验证时间，检验SoC的设计是否实现了设计规范确定的功能，从而可以提高SoC芯片的流片成功率。附图说明

[0011] 图1为本发明的原型验证平台的架构图；

[0012] 图2为原型验证平台工作总体流程图；

[0013] 图3为本发明的原型验证平台硬件部分具体的工作步骤；

[0014] 图4为本发明的原型验证平台软件部分具体的工作步骤；

具体实施方式

[0015] 以下结合附图对本发明的方法做进一步说明：

[0016] 图1所示为本发明设计的基于FPGA的原型验证平台的总体架构图，其中主要包括以下两个部分。

[0017] 在PC端，安装了Keil软件，Vivado软件和串口调试软件，分别通过ULink仿真器，Xilinx下载线和UART转USB线与FPGA验证板相连。

[0018] 在FPGA验证板端，主要包含一颗Xilinx Kintex-7系列的FPGA芯片和JTAG下载接口，UART接口等硬件外设。

[0019] 图2所示是本发明的原型验证平台的基本工作流程，主要包括：

[0020] 将待验证的SoC设计的RTL代码在Vivado中经过逻辑综合，布局布线等流程生成可配置FPGA的比特流文件，将SoC设计在FPGA中实现。

[0021] 然后将编写的汇编程序和C语言测试程序在Keil软件中经过编译链接等流程，生成可被SoC系统中的存储器读入的二进制文件或十六进制文件。

[0022] SoC系统读入二进制格式的测试程序并执行之后，通过使用UART模块打印调试信息或者抓取信号的波形，判断系统是否正确的执行C程序中的指令。

[0023] 图3所示是本发明的原型验证平台硬件部分的具体工作步骤：

[0024] 1)将待验证的SoC芯片的RTL设计转换为可以在FPGA中实现的RTL设计，主要包括时钟，复位，存储器和IO Pad。

[0025] 2)编写相应的时序约束和引脚约束。时序约束与ASIC设计中的时序约束类似，其最终目的都是为了保证设计中不存在setup/hold违例。引脚约束又叫物理约束，用于将SoC设计中的端口分配到FPGA开发板上的管脚。

[0026] 3)然后将修改之后的RTL代码和约束文件读入Vivado软件中，进行逻辑综合和布局布线操作，然后将生成到比特流文件烧写到FPGA芯片中。

[0027] 图4所示是本发明的原型验证平台软件部分的具体工作步骤：

[0028] 软件部分包括使用汇编语言编写的启动代码和使用C语言编写的各个模块的测试代码。

[0029] 首先使用不同的编译器分别对汇编代码和C代码进行编译，然后使用armlink链接器将所有的程序链接为映像文件，然后通过格式转换器fromelf将ARM链接器生成的ELF映像转换为适合ROM读取的二进制或十六进制格式，并将它们直接加载到内存中。

[0030] 以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

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