一种具有P+单一多晶架构的非挥发性记忆体
阅读：41发布：2023-02-12
专利汇可以提供一种具有P+单一多晶架构的非挥发性记忆体专利检索，专利查询，专利分析的服务。并且本实用新型涉及一种具有P+单一多晶架构的非挥发性记忆体，其包括 半导体 基板 及记忆 体细胞 ，记忆体细胞包括PMOS 访问 晶体管、控制电容及编程电容；半导体基板的表面上淀积有栅介质层，栅介质层上设有 浮栅 电极 ，浮栅电极 覆盖 并贯穿PMOS访问晶体管、控制电容及编程电容上方对应的栅介质层，浮栅电极的两侧淀积有侧面保护层；PMOS访问晶体管包括第一N型区域及P型源极区与P型漏极区，控制电容包括第二P型区域及第一P型掺杂区域与第二P型掺杂区域；编程电容包括第三P型区域及第五P型掺杂区域与第六P型掺杂区域。本实用新型结构紧凑，能与CMOS工艺兼容，降低芯片成本，提高存储的安全可靠性。，下面是一种具有P+单一多晶架构的非挥发性记忆体专利的具体信息内容。
1.一种具有P+单一多晶架构的非挥发性记忆体，包括半导体基板；其特征是：所述半导体基板内的上部设有若干用于存储的记忆体细胞（200），所述记忆体细胞（200）包括PMOS访问晶体管（210）、控制电容（220）及编程电容（230）；所述PMOS访问晶体管（210）、控制电容（220）及编程电容（230）间通过半导体基板内的领域介质区域（214）相互隔离；半导体基板的表面上淀积有栅介质层（215），所述栅介质层（215）上设有浮栅电极（216），所述浮栅电极（216）覆盖并贯穿PMOS访问晶体管（210）、控制电容（220）及编程电容（230）上方对应的栅介质层（215），浮栅电极（216）的两侧淀积有侧面保护层（217），侧面保护层（217）覆盖浮栅电极（216）的侧壁；PMOS访问晶体管（210）包括第一N型区域（202）及位于所述第一N型区域（202）内上部的P型源极区（213）与P型漏极区（221），控制电容（220）包括第二P型区域（205）及位于所述第二P型区域（205）内上部的第一P型掺杂区域（206）与第二P型掺杂区域（209）；编程电容（230）包括第三P型区域（231）及位于所述第三P型区域（231）内上部的第五P型掺杂区域（224）与第六P型掺杂区域（227）；第一P型掺杂区域（206）、第二P型掺杂区域（209）、第五P型掺杂区域（224）、第六P型掺杂区域（227）、P型源极区（213）及P型漏极区（221）与上方的浮栅电极（216）相对应，并分别与相应的栅介质层（215）及领域介质区域（214）相接触。
2.根据权利要求1所述的具有P+单一多晶架构的非挥发性记忆体，其特征是：所述半导体基板的材料包括硅，半导体基板为P导电类型基板（201）或N导电类型基板（239）。
3.根据权利要求2所述的具有P+单一多晶架构的非挥发性记忆体，其特征是：所述半导体基板为P导电类型基板（201）时，所述PMOS访问晶体管（210）、控制电容（220）及编程电容（230）通过P型导电类型基板（201）内的第二N型区域（203）及第二N型区域（203）上方的第三N型区域（204）与P型导电类型基板（201）相隔离。
4.根据权利要求1所述的具有P+单一多晶架构的非挥发性记忆体，其特征是：所述第一P型掺杂区域（206）包括第一P型重掺杂区域（207）及与侧面保护层（217）相对应的第一P型轻掺杂区域（208），第一P型重掺杂区域（207）从第一P型轻掺杂区域（208）的端部延伸后与领域介质区域（214）相接触。
5.根据权利要求1所述的具有P+单一多晶架构的非挥发性记忆体，其特征是：所述第二P型掺杂区域（209）包括第二P型重掺杂区域（212）及于侧面保护层（217）相对应的第二P型轻掺杂区域（211），第二P型重掺杂区域（212）从第二P型轻掺杂区域（211）的端部延伸后与领域介质区域（214）相接触。
6.根据权利要求1所述的具有P+单一多晶架构的非挥发性记忆体，其特征是：所述P型源极区（213）包括第三P型重掺杂区域（219）及与侧面保护层（217）相对应的第三P型轻掺杂区域（218），第三P型重掺杂区域（219）从第三P型轻掺杂区域（218）的端部延伸后领域介质区域（214）相接触。
7.根据权利要求1所述的具有P+单一多晶架构的非挥发性记忆体，其特征是：所述P型漏极区（221）包括第四P型重掺杂区域（213）及与侧面保护层（217）相对应的第四P型轻掺杂区域（222），第四P型重掺杂区域（213）从第四P型轻掺杂区域（222）的端部延伸后与领域介质区域（214）相接触。
8.根据权利要求1所述的具有P+单一多晶架构的非挥发性记忆体，其特征是：所述第五P型掺杂区域（224）包括第五P型重掺杂区域（225）及与侧面保护层（217）相对应的第五P型轻掺杂区域（226），第五P型重掺杂区域（225）从第五P型轻掺杂区域（226）的端部延伸后与领域介质区域（214）相接触。
9.根据权利要求1所述的具有P+单一多晶架构的非挥发性记忆体，其特征是：所述第六P型掺杂区域（227）包括第六P型重掺杂区域（229）及与侧面保护层（217）相对应的第六P型轻掺杂区域（228），第六P型重掺杂区域（229）从第六P型轻掺杂区域（228）的端部延伸后与领域介质区域（214）相接触。
10.根据权利要求1所述的具有P+单一多晶架构的非挥发性记忆体，其特征是：所述浮栅电极（216）的包括导电多晶硅。
11.根据权利要求1所述的具有P+单一多晶架构的非挥发性记忆体，其特征是：所述栅介质层（215）的材料包括二氧化硅；所述侧面保护层（217）为氮化硅或二氧化硅。
一种具有P+单一多晶架构的非挥发性记忆体
技术领域
[0001] 本实用新型涉及一种非挥发性记忆体，尤其是一种具有P+单一多晶架构的非挥发性记忆体，属于集成电路的技术领域。
背景技术
[0002] 对于片上系统（SoC）应用，它是把许多功能块集成到一个集成电路中。最常用的片上系统包括一个微处理器或微控制器、静态随机存取存储器（SRAM）模块、非挥发性记忆体以及各种特殊功能的逻辑块。然而，传统的非挥发性记忆体中的进程，这通常使用叠栅或分裂栅存储单元，与传统的逻辑工艺不兼容。
[0003] 非挥发性记忆体（NVM）工艺和传统的逻辑工艺是不一样的。非挥发性记忆体（NVM）工艺和传统的逻辑工艺合在一起的话，将使工艺变成一个更为复杂和昂贵的组合；由于SoC应用的非挥发记忆体典型的用法是在关系到整体的芯片尺寸小，因此这种做法是不可取的。同时，由于现有非挥发性记忆体的工作原理使得写入数据容易丢失，影响使用的可靠性。发明内容
[0004] 本实用新型的目的是克服现有技术中存在的不足，提供一种具有P+单一多晶架构的非挥发性记忆体，其结构紧凑，能与CMOS工艺兼容，降低芯片成本，提高存储的安全可靠性。
[0005] 按照本实用新型提供的技术方案，所述具有P+单一多晶架构的非挥发性记忆体，包括半导体基板；所述半导体基板内的上部设有若干用于存储的记忆体细胞，所述记忆体细胞包括PMOS访问晶体管、控制电容及编程电容；所述PMOS访问晶体管、控制电容及编程电容间通过半导体基板内的领域介质区域相互隔离；半导体基板的表面上淀积有栅介质层，所述栅介质层上设有浮栅电极，所述浮栅电极覆盖并贯穿PMOS访问晶体管、控制电容及编程电容上方对应的栅介质层，浮栅电极的两侧淀积有侧面保护层，侧面保护层覆盖浮栅电极的侧壁；PMOS访问晶体管包括第一N型区域及位于所述第一N型区域内上部的P型源极区与P型漏极区，控制电容包括第二P型区域及位于所述第二P型区域内上部的第一P型掺杂区域与第二P型掺杂区域；编程电容包括第三P型区域及位于所述第三P型区域内上部的第五P型掺杂区域与第六P型掺杂区域；第一P型掺杂区域、第二P型掺杂区域、第五P型掺杂区域、第六P型掺杂区域、P型源极区及P型漏极区与上方的浮栅电极相对应，并分别与相应的栅介质层及领域介质区域相接触。
[0007] 所述半导体基板为P导电类型基板时，所述PMOS访问晶体管、控制电容及编程电容通过P型导电类型基板内的第二N型区域及第二N型区域上方的第三N型区域与P型导电类型基板相隔离。
[0008] 所述第一P型掺杂区域包括第一P型重掺杂区域及与侧面保护层相对应的第一P型轻掺杂区域，第一P型重掺杂区域从第一P型轻掺杂区域的端部延伸后与领域介质区域相接触。
[0009] 所述第二P型掺杂区域包括第二P型重掺杂区域及于侧面保护层相对应的第二P型轻掺杂区域，第二P型重掺杂区域从第二P型轻掺杂区域的端部延伸后与领域介质区域相接触。
[0010] 所述P型源极区包括第三P型重掺杂区域及与侧面保护层相对应的第三P型轻掺杂区域，第三P型重掺杂区域从第三P型轻掺杂区域的端部延伸后领域介质区域相接触。
[0011] 所述P型漏极区包括第四P型重掺杂区域及与侧面保护层相对应的第四P型轻掺杂区域，第四P型重掺杂区域从第四P型轻掺杂区域的端部延伸后与领域介质区域相接触。
[0012] 所述第五P型掺杂区域包括第五P型重掺杂区域及与侧面保护层相对应的第五P型轻掺杂区域，第五P型重掺杂区域从第五P型轻掺杂区域的端部延伸后与领域介质区域相接触。
[0013] 所述第六P型掺杂区域包括第六P型重掺杂区域及与侧面保护层相对应的第六P型轻掺杂区域，第六P型重掺杂区域从第六P型轻掺杂区域的端部延伸后与领域介质区域相接触。
[0015] 本实用新型的优点：半导体基板内设置至少一个记忆体细胞，记忆体细胞包括PMOS访问晶体管、控制电容及编程电容，PMOS访问晶体管、控制电容及编程电容通过领域介质区域相互隔离；半导体基板的栅介质层上设置浮栅电极，所述浮栅电极连接贯穿PMOS访问晶体管、控制电容及编程电容；当浮栅电极与编程电容内的第三P型区域间电压差为相应值时，能够向浮栅电极内写入数据或将浮栅电极内的数据擦除，通过检测流过PMOS访问晶体管的电流能知道浮栅电极所处的编程写入状态或擦除状态，整个记忆体细胞的制备流程能与现有CMOS逻辑工艺相兼容，结构紧凑，能够降低加工成本，提高非挥发记忆体与CMOS逻辑电路的适应性；通过PMOS访问晶体管内上部的P型源极区及P型漏极区、控制电容内上部的第一P型掺杂区及第二P型掺杂区以及编程电容内上部的第五P型掺杂区与第六P型掺杂区，能够使得写入数据保持的更久，提高非挥发性记忆体的使用安全可靠性。附图说明
[0016] 图1为本实用新型实施例1的结构示意图。
[0017] 图2为本实用新型实施例2的结构示意图。
[0018] 图3~图13为本实用新型实施例1的具体实施工艺剖视图，其中：
[0019] 图3为本实用新型P导电类型基板的剖视图。
[0020] 图4为得到第二N型区域后的剖视图。
[0021] 图5为得到第一N型区域及第三N型区域后的剖视图。
[0022] 图6为得到第二P型区域与第三P型区域后的剖视图。
[0023] 图7为得到领域介质区域后的剖视图。
[0024] 图8为得到栅介质层后的剖视图。
[0025] 图9为得到浮栅电极后的剖视图。
[0026] 图10为自对准注入P杂质离子得到轻掺杂区域后的剖视图。
[0027] 图11为得到侧面保护层后的剖视图。
[0028] 图12为自对准注入P杂质离子得到重掺杂区域后的剖视图。
[0029] 图13为去除第五阻挡层后的剖视图。
[0030] 图14~图23为本实用新型实施例2的具体实施工艺剖视图，其中：
[0031] 图14为本实用新型N导电类型基板的剖视图。
[0032] 图15为得到第一N型区域与第二N型区域后的剖视图。
[0033] 图16为得到第二P型区域与第三P型区域后的剖视图。
[0034] 图17为得到领域介质区域后的剖视图。
[0035] 图18为得到栅介质层后的剖视图。
[0036] 图19为得到浮栅电极后的剖视图。
[0037] 图20为自对准注入P杂质离子得到轻掺杂区域后的剖视图。
[0038] 图21为得到侧面保护层后的剖视图。
[0039] 图22为自对准注入P杂质离子得到重掺杂区域后的剖视图。
[0040] 图23为去除第五阻挡层后的剖视图。
[0041] 附图标记说明：200-记忆体细胞、201-P导电类型基板、202-第一N型区域、203-第二N型区域、204-第三N型区域、205-第二P型区域、206-第一P型掺杂区、207-第一P型重掺杂区域、208-第一P型轻掺杂区域、209-第二P型掺杂区、210-PMOS访问晶体管、211-第二P型轻掺杂区域、212-第二P型重掺杂区域、213-P型源极区、214-领域介质区域、215-栅介质层、216-浮栅电极、217-侧面保护层、218-第三P型轻掺杂区域、219-第三P型重掺杂区域、220-控制电容、221-P型漏极区、222-第四P型轻掺杂区域、223-第四P型重掺杂区域、224-第五P型掺杂区、225-第五P型重掺杂区域、226-第五P型轻掺杂区域、227-第六P型掺杂区、228-第六P型轻掺杂区域、229-第六P型重掺杂区域、230-编程电容、231-第三P型区域、232-第一主面、233-第二主面、234-第一阻挡层、235-第二阻挡层、236-第三阻挡层、237-第四阻挡层、238-第五阻挡层及239-N导电类型基板。
具体实施方式
[0042] 下面结合具体附图和实施例对本实用新型作进一步说明。
[0043] 实施例1
[0044] 如图1和图13所示：为了能够使得非挥发性记忆体与CMOS逻辑工艺相兼容，同时能够使得非挥发性记忆体能够存储更长的时间，非挥发性记忆体包括P导电类型基板201，P导电类型基板201的材料为硅。P导电类型基板201内的上部设有至少一个记忆体细胞200，所述记忆体细胞200包括PMOS访问晶体管210、控制电容220及编程电容230，P导电类型基板201的表面上淀积覆盖有栅介质层215，所述栅介质层215覆盖对应形成记忆体细胞200的表面，PMOS访问晶体管210、控制电容220及编程电容230间通过P导电类型基板201内的领域介质区域214相互隔离。栅介质层215上淀积有浮栅电极216，所述浮栅电极216覆盖于栅介质层215上，并贯穿覆盖PMOS访问晶体管210、控制电容220及编程电容
230对应的栅介质层215，从而将PMOS访问晶体管210、控制电容220及编程电容230相互连接配合。浮栅电极216的两侧覆盖有侧面保护层217，所述侧面保护层217覆盖浮栅电极
216对应的外壁表面。
230对应的栅介质层215，从而将PMOS访问晶体管210、控制电容220及编程电容230相互连接配合。浮栅电极216的两侧覆盖有侧面保护层217，所述侧面保护层217覆盖浮栅电极
216对应的外壁表面。
[0045] 所述PMOS访问晶体管210、控制电容220及编程电容230通过外侧的第三N型区域204及下方的第二N型区域203与P导电类型基板201内的P导电类型区域隔离，P导电类型基板201内的P导电区域形成第一P型区域。浮栅电极216的材料包括导电多晶硅，栅介质层215为二氧化硅，侧面保护层217为二氧化硅或氮化硅；领域介质区域214为二氧化硅。
[0046] 所述PMOS访问晶体管210包括第一N型区域202，所述第一N型区域202内的上部设有对称分布的P型源极区213及P型漏极区221，所述P型源极区213、P型漏极区221与对应的领域介质区域214及上方的栅介质层215相接触。P型源极区213包括第三P型轻掺杂区域218及第三P型重掺杂区域219，所述第三P型重掺杂区域219的掺杂浓度大于第三P型轻掺杂区域218的掺杂浓度。P型漏极区221包括第四P型轻掺杂区域222及第四P型重掺杂区域223，所述第四P型重掺杂区域223的掺杂浓度大于第四P型轻掺杂区域222的掺杂浓度。第三P型轻掺杂区域218与第四P型轻掺杂区域222为同一制造层，第三P型重掺杂区域219与第四P型重掺杂区域223为同一制造层。第三P型轻掺杂区域218与第三P型重掺杂区域219相接触，并通过第三P型重掺杂区域219与领域介质区域
214相接触，第三P型轻掺杂区域218在第一N型区域202内延伸的宽度与侧面保护层217的厚度相一致；同时，第四P型轻掺杂区域222的设置与第三P型轻掺杂区域218的分布设置相同。
214相接触，第三P型轻掺杂区域218在第一N型区域202内延伸的宽度与侧面保护层217的厚度相一致；同时，第四P型轻掺杂区域222的设置与第三P型轻掺杂区域218的分布设置相同。
[0047] 控制电容220包括第二P型区域205，所述第二P型区域205内的上部设有第一P型掺杂区206及第二P型掺杂区209；所述第一P型掺杂区206与第二P型掺杂区209对称分布于第二P型区域205内。第一P型掺杂区206、第二P型掺杂区209与对应领域介质区域214及栅介质层215相接触。第一P型掺杂区206包括第一P型轻掺杂区域208及第一P型重掺杂区域207，第一P型轻掺杂区域208通过第一P型重掺杂区域207与领域介质区域214相接触，第一P型轻掺杂区域208在第二P型区域205内的延伸距离与侧面保护层217的厚度相一致。第二P型掺杂区209包括第二P型轻掺杂区域211及第二P型重掺杂区域212，所述第二P型轻掺杂区域211通过第二P型重掺杂区域212与领域介质区域214相接触，第二P型轻掺杂区域211与第一P型轻掺杂区域208的分布设置相一致。浮栅电极216与栅介质层215及栅介质层215下方的第二P型区域205间形成电容结构，即控制电容220。同理，浮栅电极216与栅介质层215及栅介质层215下方的第三P型区域231间也形成电容结构，即编程电容230。
[0048] 编程电容230包括第三P型区域231，所述第三P型区域231内的上部设有第五P型掺杂区224及第六P型掺杂区227，所述第五P型掺杂区224与第六P型掺杂区227对称分布于第三P型区域231内。第五P型掺杂区224包括第五P型轻掺杂区域226及第五P型重掺杂区域225，第五P型重掺杂区域225的掺杂浓度大于第五P型轻掺杂区域226的掺杂浓度，第五P型轻掺杂区域226通过第五P型重掺杂区域225与领域介质区域214相接触，第五P型轻掺杂区域226在第三P型区域231内的延伸距离与侧面保护层217的厚度相一致。第六P型掺杂区227包括第六P型轻掺杂区域228及第六P型重掺杂区域229，第六P型轻掺杂区域228通过第四N型轻掺杂区域229与领域介质区域214相接触，第六P型轻掺杂区域228与第五P型轻掺杂区域226的分布设置相一致。第五P型轻掺杂区域226与第六P型轻掺杂区域228为同一制造层，第五P型重掺杂区域225与第六P型重掺杂区域229为同一制造层。
[0049] 通过编程电容230能够对对记忆体细胞200进行写入数据，或者将记忆体细胞200内的数据擦除；通过PMOS访问晶体管210能够读取记忆体细胞200内的存储数据状态，通过控制电容220能够将电压值传到浮栅电极216上，实现浮栅电极216与编程电容230间电压值，根据相应的电压值能够实现数据写入、擦除及读取操作。
[0050] 如图3~图13所示：上述结构的非挥发性记忆体可以通过下述工艺步骤实现，具体地：
[0051] a、提供P导电类型基板201，所述P导电类型基板201包括第一主面232及第二主面233；如图3所示：所述P导电类型基板201与常规CMOS工艺制备要求相兼容一致，P导电类型基板201的材料可以选用常用的硅，第一主面232与第二主面233相对应；
[0052] b、在P导电类型基板201的第一主面232上进行所需的阻挡层淀积、阻挡层刻蚀及自对准离子注入，以在P导电类型基板201内形成所需的第一N型区域202、第三N型区域204、第二P型区域205及第三P型区域231，第一N型区域202位于第二P型区域205及第三P型区域231间，第三N型区域204位于第二P型区域205及第三P型区域231的外侧；
[0053] 如图4~图6所示，具体地形成过程为：
[0054] b1、在P导电类型基板201的第一主面232上淀积第一阻挡层234，并选择性地掩蔽和刻蚀所述第一阻挡层234，在第一阻挡层234上方自对准注入N型杂质离子，以在P导电类型基板201内得到第二N型区域203；如图4所示，所述第一阻挡层234为二氧化硅或氮化硅；当第一主面232上淀积第一阻挡层234后，通过刻蚀中心区域的第一阻挡层234，当自对准注入N型杂质离子后，能在P导电类型基板201内得到第二N型区域203；所述N型杂质离子为半导体工艺中常用的杂质离子，通过控制N型杂质离子注入的剂量及能量，能够形成所需的第二N型区域203；
[0055] b2、去除上述P导电类型基板201对应第一主面232上的第一阻挡层234，并在第一主面232上淀积第二阻挡层235；
[0056] b3、选择性地掩蔽和刻蚀第二阻挡层235，并在第二阻挡层235上方自对准注入N型杂质离子，以在半导体基板201内形成第一N型区域202及第三N型区域204，第一N型区域202及第三N型区域204均位于第二N型区域203的上方；如图5所示：选择性地掩蔽和刻蚀第二阻挡层235后，将需要形成第一N型区域202及第三N型区域204上方对应的第二阻挡层235刻蚀掉，当注入N型杂质离子后，能形成第一N型区域202及第三N型区域204，第三N型区域204与第一N型区域202的外侧；
[0057] b4、去除上述P导电类型基板201对应第一主面232上的第二阻挡层235，并在第一主面232上淀积第三阻挡层236；
[0058] b5、选择性地掩蔽和刻蚀第三阻挡层236，并在第三阻挡层236上方自对准注入P型杂质离子，以在第二N型区域203上方形成第二P型区域205及第三P型区域231，第二P型区域205与第三P型区域231间通过第一N型区域202隔离；
[0059] 如图6所示：刻蚀第三阻挡层236时，将第二P型区域205及第三P型区域231上方对应的第三阻挡层236去除，当自对准注入P型杂质离子后，能形成第二P型区域205及第三P型区域231；
[0060] c、在上述P导电类型基板201内生长得到领域介质区域214，所述领域介质区域214从第一主面232向下延伸，并使得第三N型区域204、第二P型区域205、第一N型区域
202及第三P型区域231的上部相互隔离；如图7所示：领域介质区域214为二氧化硅，可以通过常规的热氧化生长得到；
202及第三P型区域231的上部相互隔离；如图7所示：领域介质区域214为二氧化硅，可以通过常规的热氧化生长得到；
[0061] d、在上述P导电类型基板201对应的第一主面232上淀积栅介质层215，所述栅介质层215覆盖半导体基板201的第一主面232；如图8所示：所述栅介质层215为二氧化硅，栅介质层215覆盖于领域介质区域214及半导体基板201对应的表面；
[0062] e、在上述P导电类型基板201的第一主面232上淀积浮栅电极216，所述浮栅电极216覆盖于栅介质层215上并贯穿第二P型区域205、第一N型区域202及第三P型区域231上方对应的栅介质层215上；如图9所示：图中第二P型区域205、第一N型区域202及第三P型区域231上方对应的浮栅电极216为同一制造层，且相互连接成一体；此处为了能够显示本实用新型的结构，采用间隔剖视方法得到本实用新型的剖视图；浮栅电极216在栅介质层215上呈T字形；
[0063] f、在上述栅介质层215上淀积第四阻挡层237，并选择性地掩蔽和刻蚀第四阻挡层237，去除第一N型区域202、第二P型区域205及第三P型区域231上方对应覆盖浮栅电极216的第四阻挡层237；
[0064] g、在上述第四阻挡层237上方自对准注入P型杂质离子，在第二P型区域205内的上部得到第一P型轻掺杂区域208及第二P型轻掺杂区域211，在第一N型区域202内的上部得到第三P型轻掺杂区域218及第四P型轻掺杂区域222，并在第三P型区域231内的上部得到第五P型轻掺杂区域226与第六P型轻掺杂区域228；如图10所示：第四阻挡层237为二氧化硅或氮化硅；当选择性地掩蔽和刻蚀第四阻挡层237后，使得除第二P型区域
205、第一N型区域202及第三P型区域231外相应的区域均能阻挡P型杂质离子注入P型导电类型基板201内；采用常规的自对准注入P型杂质离子，能够同时得到所需的P型轻掺杂区域；
205、第一N型区域202及第三P型区域231外相应的区域均能阻挡P型杂质离子注入P型导电类型基板201内；采用常规的自对准注入P型杂质离子，能够同时得到所需的P型轻掺杂区域；
[0065] h、去除上述第四阻挡层237，并在第一主面232上淀积侧面保护材料，以在浮栅电极216的两侧形成侧面保护层217；如图11所示：所述侧面保护层217的材料为氧化硅或二氧化硅，通过侧面保护层217能够在形成所需的重掺杂区域，同时能使得相应的轻掺杂区域与侧面保护层217相对应一致；
[0066] i、在上述第一主面232上淀积第五阻挡层238，并选择性地掩蔽和刻蚀第五阻挡层238，以去除第二P型区域205、第一N型区域202及第三P型区域231上方对应淀积覆盖的第五阻挡层238；淀积并选择性地掩蔽和刻蚀第五阻挡层238，主要是避免在形成重掺杂区域时，避免离子注入P型导电类型基板201内其他区域内；第五阻挡层238为二氧化硅或氮化硅；
[0067] j、在上述第五阻挡层238上方再次自对准注入P型杂质离子，在第二P型区域205内的上部得到第一P型重掺杂区域207及第二P型重掺杂区域212，在第一N型区域202内的上部得到第三P型重掺杂区域219及第四P型重掺杂区域223，并在第三P型重掺杂区域231内的上部得到第五P型重掺杂区域225与第六P型重掺杂区域229；如图12所示：所述自对准注入P型杂质离子的浓度大于步骤g的离子浓度，由于有第五阻挡层238及侧面保护层217的阻挡，能够使得在相应形成轻掺杂区域的位置形成重掺杂区域，且保留的轻掺杂区域能与侧面保护层217相一致，从而得到所需的单一多晶架构；
[0068] k、去除第一主面232上的第五阻挡层238。如图13所示：去除第五阻挡层238，得到所需的非挥发性记忆体。
[0069] 实施例2
[0070] 如图2和图23所示：本实施例中半导体基板为N导电类型基板239，当采用N导电类型基板239后，在N导电类型基板239内不用形成第二N型区域203，即第二P型区域205及第三P型区域231直接与N型导电类型基板239相接触，同时，第一N型区域202与第三N型区域204也直接与N导电类型基板239相接触。采用N导电类型基板239后的其余结构与实施例1的设置均相同。
[0071] 如图14~图23所示：上述结构的非挥发性记忆体可以通过下述工艺步骤实现，具体地：
[0072] a、提供N导电类型基板239，所述N导电类型基板239包括第一主面232及第二主面233；如图14所示，N导电类型基板239的材料可以为硅；
[0073] b、在半导体基板的第一主面232上进行所需的阻挡层淀积、阻挡层刻蚀及自对准离子注入，以在半导体基板内形成所需的第一N型区域202、第三N型区域204、第二P型区域205及第三P型区域231，第一N型区域202位于第二P型区域205及第三P型区域231间，第三N型区域204位于第二P型区域205及第三P型区域231的外侧；
[0074] 步骤b的形成过程可以分为：
[0075] s1、在第一主面232上淀积第二阻挡层235，并选择性地掩蔽和刻蚀第二阻挡层235；
[0076] s2、在上述第二阻挡层235的上方自对准注入N型杂质离子，以在N导电类型基板239内的上部得到所需的第一N型区域202与第二N型区域204，如图15所示；
[0077] s3、去除第一主面232上的第二阻挡层235，并在第一主面232上淀积第三阻挡层236；
[0078] s4、选择性地掩蔽和刻蚀第三阻挡层236，并在第三阻挡层236上方自对准注入P型杂质离子，以在N导电类型基板239内得到第二P型区域205与第三P型区域231，如图16所示；
[0079] c、在上述半导体基板内生长得到领域介质区域214，所述领域介质区域214从第一主面232向下延伸，并使得第三N型区域204、第二P型区域205、第一N型区域202及第三P型区域231的上部相互隔离，如图17所示；
[0080] d、在上述半导体基板对应的第一主面232上淀积栅介质层215，所述栅介质层215覆盖半导体基板201的第一主面232，如图18所示；
[0081] e、在上述半导体基板的第一主面232上淀积浮栅电极216，所述浮栅电极216覆盖于栅介质层215上并贯穿第二P型区域205、第一N型区域202及第三P型区域231上方对应的栅介质层215上，如图19所示；
[0082] f、在上述栅介质层215上淀积第四阻挡层237，并选择性地掩蔽和刻蚀第四阻挡层237，去除第一N型区域202，第二P型区域205及第三P型区域231上方对应覆盖浮栅电极216的第四阻挡层237；
[0083] g、在上述第四阻挡层237上方自对准注入P型杂质离子，在第二P型区域205内的上部得到第一P型轻掺杂区域208及第二P型轻掺杂区域211，在第一N型区域202内的上部得到第三P型轻掺杂区域218及第四P型轻掺杂区域222，并在第三P型区域231内的上部得到第五P型轻掺杂区域226与第六P型轻掺杂区域228，如图20所示；
[0084] h、去除上述第四阻挡层237，并在第一主面232上淀积侧面保护材料，以在浮栅电极216的两侧形成侧面保护层217，如图21所示；
[0085] i、在上述第一主面232上淀积第五阻挡层238，并选择性地掩蔽和刻蚀第五阻挡层238，以去除第二P型区域205、第一N型区域202及第三P型区域231上方对应淀积覆盖的第五阻挡层238；
[0086] j、在上述第五阻挡层238上方再次自对准注入P型杂质离子，在第二P型区域205内的上部得到第一P型重掺杂区域207及第二P型重掺杂区域212，在第一N型区域202内的上部得到第三P型重掺杂区域219及第四P型重掺杂区域223，并在第三P型重掺杂区域231内的上部得到第五P型重掺杂区域225与第六P型重掺杂区域229，如图22所示；
[0087] k、去除第一主面232上的第五阻挡层238，如图23所示。
[0088] 如图1和图13所示：对于单个记忆体细胞200来说，其可以实现单个二进制数据的写入、读取及擦除。下面通过对单个记忆体细胞200写入、读取及擦除过程来说明本实用新型非挥发记忆体的工作机理。当需要写入输入据时，将P导电类型基板201内的P型区域电压始终置0电位，第一N型区域202、第二N型区域203及第三N型区域204均置位5电位，第二P型区域205也置位0电位，第三P型区域231的电压为-5V，编程电容230的第五P型掺杂区224及第六P型掺杂区227的电压均置位-5V，控制电容220的第一P型掺杂区206及第二P型掺杂区209均置位5V；由于控制电容220的传递作用，能够将5V的电压值传递到浮栅电极216上，浮栅电极216上产生4~5V的电压值，此时浮栅电极216与第三P型区域231间的电压值为9~10V，就会达到场发射特性也称为FN（Fowler-Nordheim）隧道效应所需的电场，电子就会通过栅介质层215到达浮栅电极216内，实现数据的写入。由于浮栅电极216下方通过栅介质层215隔绝，侧面通过侧面保护层217进行隔绝，因此电子能在浮栅电极216内能长时间保留。
[0089] 当需要擦除记忆体细胞200内的数据时，将P导电类型基板201内的P型区域电压始终置0电位，第一N型区域202、第二N型区域203及第三N型区域204的电压均置位5V电压，第二P型区域205的电压置位-5V，第一P型掺杂区206、第二P型掺杂区209的电压均置位-5V，第三P型区域231的电压置位5V，第五P型掺杂区224及第六P型掺杂区
227均置位5V电压，在控制电容220作用下，能使得浮栅电极216内产生-4V~-5V的电压，此时浮栅电极216与第三P型区域231间的电压值为-9~-10V，就会达到场发射特性也称为FN（Fowler-Nordheim）隧道效应所需的电场，电子会通过栅介质层215进入第三P型区域
231内，从而实现将浮栅电极216内数据擦除。
227均置位5V电压，在控制电容220作用下，能使得浮栅电极216内产生-4V~-5V的电压，此时浮栅电极216与第三P型区域231间的电压值为-9~-10V，就会达到场发射特性也称为FN（Fowler-Nordheim）隧道效应所需的电场，电子会通过栅介质层215进入第三P型区域
231内，从而实现将浮栅电极216内数据擦除。
[0090] 当需要读取记忆体细胞200内的数据时，将P导电类型基板201内的P型区域电压始终置0电位，第一N型区域202、第二N型区域203及第三N型区域204的电压均置位5V电压，第二P型区域205置位-1V，第一P型掺杂区206及第二P型掺杂区209均置位-1V，PMOS访问晶体管源极区213及PMOS访问晶体管漏极区221均置位0.5V，第三P型区域231置位5V电压，第五P型掺杂区224及第六P型掺杂区227均置位5V电压。当加载上述电压值后，当记忆体细胞200内写入数据时，浮栅电极216内有大量电子，当记忆体细胞200内数据被擦除时，电子从浮栅电极216内流出；当浮栅电极216内有电子时，通过PMOS访问晶体管源极区213的电流较大，当电子从浮栅电极216内流出时，通过PMOS访问晶体管源极区213的电流较小，从而根据相应电流的大小，能够知道记忆体细胞200是写入数据状态还是处于数据擦除状态。
[0091] 由于第一P型掺杂区206、第二P型掺杂区209、P型源极区213、P型漏极区221、第五P型掺杂区224及第六P型掺杂区227中对应P+区域中可以移动的负离子（电子）是少子，这样当把吸入的数据操持的更久，存储使用时更加安全可靠。
[0092] 如图2和图23所示：采用N导电类型基板239对应形成的单一多晶架构的非挥发性记忆体，需要进行的写入、擦除及读取时，需要相应的加载电压，以实现相应的写入、擦除及读取操作。具体地，相应的写入、擦除及读取的电压加载与采用P导电类型基板201对应形成的单一多晶架构的非挥发性记忆体操作时电压相一致，此处不再详细叙述。
[0093] 本实用新型半导体基板内设置至少一个记忆体细胞200，记忆体细胞200包括PMOS访问晶体管210、控制电容220及编程电容230，PMOS访问晶体管210、控制电容220及编程电容230通过领域介质区域214相互隔离；半导体基板201的栅介质层215上设置浮栅电极216，所述浮栅电极216连接贯穿PMOS访问晶体管210、控制电容220及编程电容230；当浮栅电极216与编程电容230内的第三P型区域231间电压差为相应值时，能够向浮栅电极216内写入数据或将浮栅电极216内的数据擦除，通过检测流过PMOS访问晶体管
210的电流能知道浮栅电极216所处的编程写入状态或擦除状态，整个记忆体细胞200的制备流程能与现有CMOS逻辑工艺相兼容，结构紧凑，能够降低加工成本，提高非挥发记忆体与CMOS逻辑电路的适应性；通过PMOS访问晶体管210内上部的P型源极区213及P型漏极区221、控制电容220内上部的第一P型掺杂区206及第二P型掺杂区209以及编程电容
230内上部的第五P型掺杂区224与第六P型掺杂区227，能够使得写入数据保持的更久，提高非挥发性记忆体的使用安全可靠性。
210的电流能知道浮栅电极216所处的编程写入状态或擦除状态，整个记忆体细胞200的制备流程能与现有CMOS逻辑工艺相兼容，结构紧凑，能够降低加工成本，提高非挥发记忆体与CMOS逻辑电路的适应性；通过PMOS访问晶体管210内上部的P型源极区213及P型漏极区221、控制电容220内上部的第一P型掺杂区206及第二P型掺杂区209以及编程电容
230内上部的第五P型掺杂区224与第六P型掺杂区227，能够使得写入数据保持的更久，提高非挥发性记忆体的使用安全可靠性。
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