技术领域
[0001] 本
发明属于静电保护电路技术领域，具体涉及一种CLAMP类型的静电保护电路。
背景技术
[0002] 集成电路的发展使得工艺越来越先进，MOS器件的尺寸也越来越小,大家为了得到更小的芯片面积,总倾向于用更先进的工艺来实现芯片的设计。但是随着MOS器件尺寸越来越小，MOS器件的工作
电压也越来越低，比如0.13um的工艺，可以提供最高电压为5V的器件。到了55nm和40nm的工艺，只能提供最高电压为3.3V的器件了。甚至到了28nm的工艺，只能提供最高电压为1.8V的器件了。
[0003] 而遗憾的是，我们的应用对电压的要求是固定的，并不会因为选择的工艺不同而有所降低。比如USB20的芯片，就要求
输出电压达到3.3V。而如果我们用的是28nm的工艺来实现的话，我们就需要用1.8V MOS器件来设计3.3V电压的ESD保护电路。
[0004] ESD保护电路一般分为两种类型，类型一是通过电路的合理设计，打开MOS管的
沟道来实现ESD(静电释放)
电流的泻放，此类的代表是CLAM P电路，其特点是可以利用spice等仿真工具进行ESD性能的仿真预估，以此来精确预估实际芯片的ESD能
力，保证第一次流片的成功率。
[0005] 类型二是利用器件本身的寄生效应导通，来泻放ESD电流，例如NMO S管的snapback(骤回)导电,此类的代表是GGNMOS(栅端接地NMOS管，gate-grounded NMOS，用于集成电路引出极的静电防护)和SCR，由于sp ice模型中并没有这些寄生效应的模型，因此无法通过仿真预估实际芯片的ESD能力，很难保证第一次设计就成功，只能通过不断的做实验来验证。这就增加了流片的资金成本(流片
费用昂贵)，并且增加了设计的时间成本。
[0006] 其中，CLAMP这类的ESD保护电路虽然可以通过仿真工具进行ESD性能的仿真预估，但是仅停留在器件耐压与
电源电压一致的前提下。
[0007] 如图1所示，其原理是当ESD来临时，VDD迅速上升，但是因为N1电压通过RC delay(
电阻电容延迟)还处于一个比较低的电压准位，导致M P1导通，MN1关闭，N2电压随着VDD的上升而上升，从而开启MN2，通过MN2的沟道来泻放ESD电流。
[0008] 但是同时我们发现一旦VDD＝3.3V，那么MN2的源、漏端跨压要达到3.3V，超过了其1.8V的耐压能力，所以此架构只能用于电源电压与器件耐压一致的前提下。
[0009] 而当电源电压超过器件耐压时，我们只能采取GGNMOS这种类型的ESD保护电路来实现。
[0010] 如图2所示，其原理是通过NMOS管的snapback(骤回)导电来泻放ESD电流。
[0011] 但是其确实可以耐3.3V高压，因为当V18＝1.8V,VDD＝3.3V时，由于M N2关闭，所以N1电压也为1.8V，此时无论MN1还是MN2都没有出现超过1.8V的跨压，所以此架构可以用于电源电压超过器件耐压的情况下。
[0012] 而GGNMOS的缺点之前也提了，因为是采用一些器件的寄生效应，模型无法很好的模拟，导致很难预估电路的实际ESD性能。
发明内容
[0013] 针对目前CLAMP类的静电保护电路无法通过低工作电压的器件完成高静电电压的泄放以及GGNMOS类静电保护电路不能仿真模拟运行的弊端，本发明的目的是设计一种电路，既可以通过低工作电压的器件完成高静电电压的泄放，又能够通过仿真
软件进行模拟运行，提高第一次流片的成功率。
[0014] 为达到以上目的，本发明采用的技术方案是一种CLAMP类型的静电保护电路，其中，所述静电保护电路中设置有包含NMOS管的泄放电路，所述泄放电路利用所述NMOS管的骤回导电来泄放静电电压，所述NMOS管的工作电压低于所述静电电压，所述静电保护电路能够通过仿真软件模拟运行。
[0015] 进一步，
[0016] 所述静电保护电路包括：
[0017] 从VDD至GND之间依次
串联的第一电阻、第二电阻、第三电阻；所述第一电阻、第二电阻之间的电压为V18,所述第二电阻、第三电阻之间的电压为V15；
[0018] 漏端与所述VDD相连的第二PMOS管、漏端通过线路N5与所述第二PMOS管的源端相连的第一PMOS管、漏端与所述第一PMOS管的源端相连且源端与所述GND相连的第一NMOS管；
[0019] 在所述VDD至所述第二电阻、第三电阻之间的线路上，串联设置第五电阻和第一电容，所述第五电阻靠近所述VDD；所述第一PMOS管的栅端连接在所述第一电容至所述第二电阻、第三电阻之间的线路上；
[0020] 还包括第二NMOS管、第三电容、第四电阻，所述第二NMOS管的漏端通过所述第三电容连接所述GND，所述第一NMOS管的栅端通过线路N1连接在所述第三电容与所述第二NMOS管的漏端之间的线路上，所述第二NMOS管的栅端通过所述第四电阻连接所述线路N1，所述第二NMOS管的源端通过线路N2连接所述第二PMOS管的栅端，所述线路N2还与所述第五电阻、第一电容之间的线路相交。
[0021] 进一步，
[0022] 所述泄放电路中的NMOS管包括第三NMOS管、第四NMOS管，所述泄放电路还包括第二电容；
[0023] 所述第四NMOS管的漏端连接所述VDD；所述第四NMOS管的栅端连接在所述第一电阻、第二电阻之间的线路上，并与所述第二NMOS管的栅端、第四电阻之间的线路相交；
[0024] 所述第三NMOS管的漏端通过线路N4与所述第四NMOS管的源端相连；所述第三NMOS管的源端与所述GND相连；所述第三NMOS管的栅端通过线路N3连接在所述第一PMOS管的源端与所述第一NMOS管的漏端之间的线路上；
[0025] 所述第二电容的一端连接在所述第四NMOS管的漏端与所述VDD之间的线路上，另一端连接在所述第四NMOS管的栅端与所述第一电阻、第二电阻之间的线路上。
[0026] 更进一步，
[0027] 所述静电电压等于所述VDD，所述VDD为3.3V；所述泄放电路中的NMOS管的工作电压等于所述V18，所述V18为1.8V，所述V15为1.5V。
[0028] 进一步，
[0029] 所述静电保护电路所采用的工艺为28nm。
[0030] 本发明的有益效果在于：
[0031] 1.由于采用了包含NMOS管的静电泄放电路，能够依靠NMOS管的骤回导电进行静电泄放，使得工作电压为1.8V的NMOS管能够完成3.3V静电电压的泄放。
[0032] 2.由于静电保护电路是CLAMP类型，所以能够采用仿真软件进行模拟运行，提高了第一次流片的成功率，节省了资金成本和时间成本。
附图说明
[0033] 图1是背景技术中所述的CLAMP类型的静电保护电路的示意图，在此电路中器件的工作电压与电源电压(VDD)保持一致，可通过仿真软件进行模拟运行；
[0034] 图2是背景技术中所述的采用GGNMOS的静电保护电路的示意图，通过GGNMOS的骤回导电完成静电泄放，无法通过仿真软件进行模拟运行；
[0035] 图3是本发明具体实施方式中所述的一种CLAMP类型的静电保护电路的示意图，该电路通过NMOS管的骤回导电完成静电泄放，并能够通过仿真软件进行模拟运行，[0036] 图4是根据图3所搭建的实际电路采用spice仿真软件模拟运行后的模拟图；
[0037] 图5是HBM模式(人
体模式)2KV条件下的仿真结果示意图(横坐标为时间，单位为微秒；纵坐标为电压，单位为V)，可见VDD最高只冲到3.9V，对于具有3.3V耐压能力的电路是可以接受的；
[0038] 图3中：C1-第一电容，C2-第二电容，C3-第三电容，R1-第一电阻，R2-第二电阻，R3-第三电阻，R4-第四电阻，R5-第五电阻，MP1-第一PMOS管，MP2-第二PMOS管，MN1-第一NMOS管，MN2-第二NMOS管，MN3-第三NMOS管。
具体实施方式
[0039] 下面结合附图和
实施例对本发明作进一步描述。
[0040] 如图3所示，本发明提供的一种CLAMP类型的静电保护电路(静电保护电路所采用的工艺为28nm；静电电压等于VDD，VDD为3.3V)，静电保护电路中设置有包含NMOS管的泄放电路，泄放电路利用NMOS管的骤回导电来泄放静电电压，NMOS管的工作电压低于静电电压，静电保护电路能够通过仿真软件模拟运行，获得静电保护电路各处的运行参数，保证第一次流片的成功率。
[0041] 静电保护电路包括第一电容C1、第二电容C2、第三电容C3、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3等器件。
[0042] 其中，第一电阻R1、第二电阻R2、第三电阻R3从VDD至GND之间依次串联；第一电阻R1、第二电阻R2之间的电压为V18，V18为1.8V；第二电阻R2、第三电阻R3之间的电压为V15，V15为1.5V；
[0043] 第二PMOS管MP2的漏端与VDD相连，第二PMOS管MP2的源端通过线路N5与第一PMOS管MP1的漏端相连；
[0044] 第一PMOS管MP1的漏端通过线路N5与第二PMOS管MP2的源端相连，第一PMOS管MP1的源端与第一PMOS管MP1的漏端；
[0045] 第一NMOS管MN1的漏端与第一PMOS管MP1的源端相连，第一NMOS管MN1的源端与GND相连。
[0046] 第五电阻R5和第一电容C1，串联设置在VDD至第二电阻R2、第三电阻R3之间的线路上，其中，第五电阻R5靠近VDD。
[0047] 第一PMOS管MP1的栅端连接在第一电容C1至第二电阻R2、第三电阻R3之间的线路上。
[0048] 第二NMOS管MN2的漏端通过第三电容C3连接GND；
[0049] 第一NMOS管MN1的栅端通过线路N1连接在第三电容C3与第二NMOS管MN2的漏端之间的线路上；
[0050] 第二NMOS管MN2的栅端通过第四电阻R4
连接线路N1；第二NMOS管MN2的源端通过线路N2连接第二PMOS管MP2的栅端；
[0051] 线路N2还与第五电阻R5、第一电容C1之间的线路相交。
[0052] 用于泄放静电电压的泄放电路中的NMOS管包括第三NMOS管MN3、第四NMOS管MN4，泄放电路还包括第二电容C2；
[0053] 其中，第四NMOS管MN4的漏端连接VDD；
[0054] 第四NMOS管MN4的栅端连接在第一电阻R1、第二电阻R2之间的线路上(第一电阻R1、第二电阻R2之间的线路的电压V18为1.8V，因此第四NMOS管MN4的栅端电压为1.8V，也就是泄放电路中的NMOS管的工作电压等于V18)，并与第二NMOS管MN2的栅端、第四电阻R4之间的线路相交；
[0055] 第三NMOS管MN3的漏端通过线路N4与第四NMOS管MN4的源端相连；第三NMOS管MN3的源端与GND相连；第三NMOS管MN3的栅端通过线路N3连接在第一PMOS管MP1的源端与第一NMOS管MN1的漏端之间的线路上；
[0056] 第二电容C2的一端连接在第四NMOS管MN4的漏端与VDD之间的线路上，另一端连接在第四NMOS管MN4的栅端与第一电阻R1、第二电阻R2之间的线路上。
[0057] 最后对本发明所提供的一种CLAMP类型的静电保护电路在泄放静电电压中的过程做以下说明，其中第一电容C1简称C1、第二电容C2简称C2、第三电容C3简称C3、第一电阻R1简称R1、第二电阻R2简称R2、第三电阻R3简称R3、第四电阻R4简称R4、第五电阻R5简称R5、第一PMOS管M P1简称MP1、第二PMOS管MP2简称MP2、第一NMOS管MN1简称MN1、第二NMOS管MN2简称MN2、第三NMOS管MN3简称MN3：
[0058] 首先需要指出的是，工作电压为1.8V的MOS器件(包括本电路中的P MOS管，NMOS管)只有这几个端口之间的跨压不能超过1.8V：1)栅端和衬底的跨压，2)栅端和源端的跨压，3)栅端和漏端的跨压，4)源端和漏端的跨压。而由于源端、漏端与衬底之间的反偏
二极管可以承受超过10V的跨压，所以源端与衬底之间、漏端与衬底之间的跨压是可以超过1.8V的。
[0059] 该电路中，首先我们用分压电阻R1，R2，R3(即第一电阻R1、第二电阻R2、第三电阻R3)得到V15和V18这两个电压，当VDD＝3.3V时，V15＝1.5V，V18＝1.8V。
[0060] 下面我们根据电路工作的两种状态来分析电路。
[0061] 第一个状态是当电路正常工作时，我们看该电路有没有解决MOS器件两端跨压超过MOS器件耐压能力的问题。
[0062] 图4是根据图3搭建的实际电路并用spectre工具仿真模拟运行后的模拟图，图上有显示出每个
节点的电压值，可见除了源、漏端与衬底之间的跨压之外，其它任意两点之间的跨压都没有超过1.8V。
[0063] 原理分析如下：
[0064] 当电路达到稳态时，线路N2＝VDD,此时MP2截止，所以MP1，MP2，MN1这条支路上没有电流。又由于线路N1＝V18，所以MN1导通，N3电压为0V。因为MP2漏端不能直接接到0V，所以我们插了一个MP1进去，MP1栅端电压为V15，所以N5电压高于V15，所以MP2漏源跨压不超过1.8V。
[0065] 由于线路N3＝0V，所以MN3截止，同样为了不让MN3漏端直接接到3.3V，我们插了MN4进去，MN4栅端电压为V18，所以线路N4电压低于V18，所以MN3漏源跨压不超过1.8V。
[0066] 同样MN2跨压也没有超过1.8V，所有电容两端电压也没有超过1.8V。
[0067] 所以我们认为本发明所提供的CLAMP类型的静电保护电路解决了工作电压为1.8V的MOS器件承受3.3V电源电压的问题。
[0068] 第二个状态是当ESD来临时，此时VDD的电压迅速上升,同时VDD通过R1和R4对C3进行充电,所以线路N1的电压通过RC delay(电阻电容延迟)还处于
低电压准位,MN1截止.[0069] 而V18这点(R1、R2之间的电压)因为没有大电容,所以会随着VDD上升而上升,此时当MN2的Vgs达到Vth以上，则MN2导通，由于MN2导通电阻远小于R5，所以线路N2的电压和线路N1的电压保持同步，所以MP2开启。
[0070] 又因为C1的耦合作用，使得V15的电压(R2、R3之间的电压)与线路N2的电压保持同步，所以MP1开启。
[0071] 此时线路N3的电压将被MP1和MP2充到VDD电压准位，所以MN3开启。
[0072] 同样通过C2的耦合作用使得V18随着VDD上升而上升，所以MN4开启。
[0073] 由于MN3和MN4开启，就此打开了VDD到GND的静电泻放通路。具体的静电泄放效果见图5。
[0074] 本发明装置并不限于具体实施方式中实施例，本领域技术人员根据本发明的技术方案得出其他的实施方式，同样属于本发明的技术创新范围。
