随着计算平台中的组件之间和/或集成电路内的单元之间的接口的传输速度和/或总 线宽度增加，噪音与信号完整性问题的重要性增加。对于一些计算平台来说，数据传送 接口可包含响应于时钟信号或数据选通信号的上升和/或下降沿而锁存于接收装置或单 元处的数据，所述数据选通信号由传输装置产生或通过划分时钟信号而在接收装置内产 生。响应于数据传送速率增加，一些系统可执行校准操作来补偿数据信号与一个或一个 以上数据选通或时钟信号之间的计时差异。计时差异由于电压和/或温度的变化而可能随 着时间变化。
发明内容
无
附图说明
本说明书的结论部分中明确指出并清楚地主张了主旨。然而，可通过参看附图一起 阅读，参考以下详细描述来最佳理解所主张的关于操作的组成和方法的主旨以及其目的、 特征及优点，附图中：
图1是经由数据传送接口而耦合到存储器装置的图形处理单元的示范性实施例的方 框图；
图2是适于从存储器装置接收读取数据并将写入数据和时钟信号传输到存储器装置 的图形处理单元的示范性实施例的方框图；
图3是包括校准控制电路和写入数据延迟单元的数据传输装置的示范性实施例的方 框图。
图4是描绘写入数据及其与写入数据选通信号的近似关系的示范性时序图；
图5是描绘延迟的写入数据及其与写入数据选通信号的近似关系的示范性时序图；
图6是描绘校准测试数据和写入数据选通的示范性时序图；
图7是描绘校准测试数据和写入数据选通的示范性时序图；
图8是包括校准测试数据寄存器的接收装置的示范性实施例的示意图；
图9是数据接口校准的方法的示范性实施例的流程图；
图10是数据接口校准的方法的示范性实施例的流程图；和
图11是包括耦合到图形存储器的图形处理单元的示范性计算平台的方框图。

在以下详细描述中，陈述大量特定细节以提供对所主张的主旨的详尽理解。然而， 所属领域的技术人员将了解，可在没有这些特定细节的情况下实践所主张的主旨。在其 它情况中，为了不混淆所主张的主旨，未详细描述众所周知的方法、程序、组件和/或电 路。
本说明书全文中提及“一个实施例”或“一实施例”意味着结合所述实施例描述的 特定特征、结构或特性包含在所主张的主旨的至少一个实施例中。因此，本说明书全文 中各处出现的短语“在一个实施例中”和/或“一实施例”不一定全部指代同一实施例。 此外，特定特征、结构和/或特性可组合在一个或一个以上实施例中。
本文提及的“逻辑”涉及用于执行一个或一个以上逻辑运算的结构。举例来说，逻 辑可包括至少部分基于一个或一个以上输入信号来提供一个或一个以上输出信号的电 路。此电路可包括接收数字输入信号并提供数字输出信号的有限状态机，或响应于一个 或一个以上模拟输入信号来提供一个或一个以上模拟输出信号的电路。此电路可提供在 (例如)专用集成电路(ASIC)和/或场可编程门阵列(FPGA)中。并且，逻辑可包括 存储在存储媒体中的机器可读指令，所述存储媒体与处理器或其它处理电路组合以执行 这些机器可读指令。然而，这些仅是可提供逻辑的结构的实例，且所主张的主旨在这些 方面没有限制。
除非另外明确规定(如从以下论述中显而易见)，应了解，本说明书全文中利用例如 “处理”、“计算”、“选择”、“形成”、“启用”、“抑制”、“识别”、“启始”、“询问”、“获 得”、“代管”、“维持”、“表示”、“修改”、“接收”、“传输”、“存储”、“确定”等术语和/ 或类似术语的论述指代可由计算平台(例如，计算机或类似的电子计算装置)执行的动 作和/或过程，所述计算平台操纵和/或转换表示为计算平台的处理器、存储器、寄存器和 /或其它信息存储、传输、接收和/或显示装置内的物理、电子和/或磁性量和/或其它物理 量的数据。因此，计算平台指代包含处理和/或存储信号形式的数据的能力的系统或装置。 因此，本文中，计算平台可包括硬件、软件、固件和/或其任何组合。此外，除非另外明 确规定，本文参看流程图或以另外方式描述的过程也可由计算平台整体上或部分地执行 和/或控制。
如本文所使用，术语“时钟信号”拟包含用于控制电子装置(例如，计算平台)中 的任何装置、组件、单元或电路中的计时的任何周期性信号。此外，术语“时钟信号” 拟包含用于锁存数据的数据选通信号。对于一些实施例来说，这些数据选通信号可至少 部分基于所接收的时钟信号而产生在装置内。举例来说，可通过使用锁相回路(PLL) 电路划分时钟信号来产生数据选通。
可致力于执行校准操作，以与一个或一个以上数据选通或时钟信号相关地调节一个 或一个以上数据线的计时。可致力于执行其它校准操作，以将时钟或数据选通信号的上 升和/或下降沿移动到最佳确保可靠且快速数据传送的位置。本文描述的实施例的校准操 作可在系统加电时执行，且/或可在系统操作期间执行。校准操作可包括进入特殊校准模 式和执行特殊校准操作。一个示范性实施例的校准操作可发生在图形处理单元(GPU) 与随机存取存储器(RAM)装置之间。GPU或其它数据传输装置可包括与一个或一个以 上时钟信号相关地调节一个或一个以上数据信号的计时的电路。对于另一实施例来说， 存储器装置可包含调节用于锁存传入的数据之数据选通或时钟信号的计时的电路，但所 主张的主旨的范围在这一方面没有限制。其它存储器装置可能不包含调节数据选通或时 钟信号的计时的电路。对于一个示范性实施例来说，存储器装置也可包含存储校准测试 数据的寄存器或其它存储电路。虽然本文描述的实施例论述存储器装置和GPU，但本文 描述的校准电路和技术包含在各种各样的装置中的任一者中的其它实施例是可能的。本 文描述的校准操作也可称为经校准的时钟数据恢复(Clock Data Recovery，CDR)。
可由GPU向存储器装置发布命令而开始校准操作，但对于一些实施例来说，可能不 发布命令。GPU可向存储器装置执行一个或一个以上写入交易，随后进行读取交易。对 于写入交易，GPU可使写入数据移动位时间的二分之一，以允许存储器装置内的数据取 样器电路充当相位取样电路。对于另一实施例来说，GPU可使数据选通或时钟信号移动 位时间的二分之一，这也将允许DRAM的数据取样器电路充当相位取样电路。尽管本文 描述的实施例提及使数据线和/或数据选通和/或时钟信号移动位时间的二分之一，但其它 实施例可移动不同于位时间的二分之一的量。数据线计时的变化量是可配置的。
如上所述，校准操作可包含GPU向存储器装置写入和从存储器装置读取数据。GPU 可在写入数据被移动位时间的二分之一的情况下执行写入操作。数据的移动可促使存储 器在数据选通信号的近似边沿处而不是在位时间的近似中部对写入数据进行取样。所取 样的数据可由GPU读回并经检查以确定是否应与时钟信号相关地对数据信号的计时进行 调节。宽并行总线可包括或许称为字节通道(byte lane)的许多子部分。校准操作可以逐 个字节通道的方式发生，或可针对整个总线进行，或可针对总线的较小子部分或字节通 道的较小部分进行。举例来说，对于一些实施例来说，可独立地调节每一个别数据线。
当读回先前写入的校准数据时，可使用若干选择中的任一者。可将数据存储为紧密 邻近于存储器装置处的输入垫，使得GPU可立即将其读回。对于一个实施例来说，可在 存储器中提供存储电路以存储两个突发长度的数据。其它实施例可存储其它量的数据。 对于另一实施例来说，写入数据可存储在存储器核心中并由GPU以通常方式读取。对于 另一实施例来说，写入数据可经由字节通道的子集或并行总线的其它子部分而传递到存 储器，且读取数据可立即提供在字节通道的其余子集上。举例来说，字节通道的最初四 个位可用于传输校准数据，且其它四个位可用于读取校准写入操作的结果。其它可能性 可包含在奇数编号位上对存储器装置进行写入和在偶数编号位上进行读回。还可能存在 其它实施例。
本文描述的用于对数据接口执行校准操作的实施例可提供一系列优点。举例来说， 对于一些实施例来说，可针对每一校准操作使用相同数据样式。此外，对于本文描述的 实施例来说，可针对每一比较结果提供反馈，从而允许进行频繁的计时调节。调节决定 可基于单个校准测试数据写入/读取循环，或可基于许多校准测试数据写入/读取循环。对 于一些实施例来说，可致力于进行频繁的计时调节，以改进数据传送接口上的数据依赖 性抖动(data dependent jitter)。此外，对于一些实施例来说，可调节校准操作的频率以 依据系统要求来改变校准操作所利用的带宽量。并且，对于一个或一个以上实施例来说， 可不在存储器装置或其它接收装置中包含额外电路来启用校准操作。
图1是经由数据传送接口而耦合到存储器装置120的图形处理单元(GPU)110的示 范性实施例的方框图。对于此示范性实施例来说，数据传送接口可包括一个或一个以上 数据线111、一个或一个以上控制线113，和一个或一个以上地址线115，但所主张的主 旨的范围在这一方面没有限制。GPU 110和存储器装置120仅是可经由数据传送接口耦 合的组件和/或装置和/或单元类型的实例，且所主张的主旨的范围在这一方面没有限制。
图2描绘经由并行数据互连210耦合的存储器装置120与GPU 110。对于此示范性 实施例来说，读取/写入数据215可在多个并行数据线上传送。对于此示范性实施例来说， 数据线215可用于传送读取和写入数据两者，但所主张的主旨的范围在这一方面没有限 制。读取和写入数据不共享相同线的其它实施例是可能的。对于此示范性实施例来说， 存储器装置120可响应于存储器装置120内产生的写入数据选通的转换而锁存数据线215 上的写入数据。可通过划分时钟信号217来产生写入数据选通，但所主张的主旨的范围 在这一方面没有限制。对于其它实施例来说，存储器装置120可响应于时钟信号217的 上升和/或下降沿来锁存数据。也就是说，时钟信号217可充当数据选通信号。对于此示 范性实施例来说，时钟信号217可由GPU 110传递到存储器装置120。GPU 110仅是传 输装置、组件和/或单元的实例，且所主张的主旨的范围在这一方面没有限制。并且，存 储器装置120仅是接收装置、组件和/或单元的实例，且所主张的主旨的范围在这一方面 没有限制。
图3是数据传输装置的示范性实施例的方框图，所述数据传输装置包括校准控制电 路330且进一步包括耦合到写入数据输出电路340的写入数据延迟单元310。此示范性 实施例仅是传输装置的一个可能的实施例，且所主张的主旨的范围在这一方面没有限制。 对于此实例来说，数据传输装置包括GPU 110，但同样所主张的主旨的范围在这一方面 没有限制。写入数据延迟单元310可包括任何能够调节一个或一个以上数据线的计时的 电路。对于一个实施例来说，延迟单元310可包括延迟锁定回路(DLL)电路，但所主 张的主旨的范围在这一方面没有限制。对于此实例来说，写入数据输出电路340可从核 心逻辑单元接收写入数据301。视校准控制电路330所传送的信息而定，写入数据延迟 单元310可调节一个或一个以上写入数据线215的计时。此实例的GPU 110还可包括时 钟产生单元320，但所主张的主旨的范围在这一方面没有限制。对于一些实施例来说， 可在传输装置和/或接收装置外部产生时钟信号。
校准操作期间，校准控制电路330也可接收读取数据215。视校准操作期间在一个 或一个以上数据线215上接收到的数据而定，校准控制电路330可确定是否借助写入数 据延迟单元310来调节写入数据215的计时。依据下文结合其余图式进行的论述，可更 好地理解此示范性实施例的各个方面。
图4是描绘一个或一个以上写入数据线215与写入数据选通信号817之间的示范性 计时关系的时序图。对于此实例和之后的实例来说，可在接收装置(在此情况下为存储 器装置)内产生数据选通信号817。可通过划分从传输装置接收到的时钟信号(例如， 对于此实例来说为时钟信号217)来产生数据选通817，但所主张的主旨的范围在这一方 面没有限制。此图描绘非校准操作。对于此实例来说，在写入数据选通817在位时间的 近似中部(例如，如图4所描绘在时间410处)发生的情况下，GPU 110产生写入数据 信号的转换。如图4中可以看到，可在数据选通信号817的每一下降沿时将新的写入数 据值驱动到数据线215上，但对于此实例来说，传输装置不响应于选通信号的下降沿来 驱动数据，因为对于此实例来说，传输装置不知道接收装置内产生的数据选通信号。然 而，这仅是一个或一个以上数据线与选通信号之间的示范性关系，且所主张的主旨的范 围在这一方面没有限制。
本文使用的术语“位时间”可指代数据信号或数据传送互连上的一个数据脉冲(一 个位)的近似持续时间。举例来说，具有每数据线100Mbps的位速率的数据传送互连可 具有10ns的位时间。也就是说，对于此实例来说，每隔10ns，可在数据传送互连的一 个线上传送一个数据位。这仅是位时间的实例，且所主张的主旨的范围在这一方面没有 限制。并且，如本文所使用，与信号结合的术语“转换”希望表示从第一逻辑电压电平 到第二逻辑电压电平的状态变化。
如先前所提及，随着数据传送接口上数据传送速率增加，例如噪音和各个信号之间 的时滞的问题在限制数据传送接口的潜在性能方面起到越来越重要的作用。对于例如上 文结合图1-4描述的示范性接口的接口来说，可能限制潜在性能的一个问题是时钟信号 与关联的数据线之间的时滞。此时滞可能是由于许多因素中的任一者造成的，所述因素 包含印刷电路板上各个信号的不同的电迹线长度、耦合传输装置与接收装置的电连接的 电特性的变化、传输装置处各种信号的驱动强度的变化等。一个或一个以上数据线与时 钟信号之间的时滞可能影响接收装置对数据进行取样的时间。理想的情况是，接收装置 将在提供最佳设定和保持时间的时间点对数据线进行取样。数据线与时钟信号之间的时 滞可能导致接收装置不在近似最佳的时间点对数据线进行取样。
对于本文描述的示范性实施例来说，接收装置可响应于选通信号的上升沿来锁存数 据，但所主张的主旨的范围在这一方面没有限制。对于其它实施例来说，可响应于选通 信号的上升沿和下降沿两者来锁存数据。对于一个实施例来说，GPU 110与存储器装置 120之间的接口可包括双数据速率(DDR)存储器接口。对于此实施例来说，每隔一个 选通信号周期，发生两个数据转换。对于DDR和响应于选通信号的上升沿和下降沿两者 来锁存数据的其它接口来说，可能由于选通信号的工作循环的变化而发生额外的计时问 题。
图5是描绘一个或一个以上写入数据线215与写入数据选通信号817之间的示范性 计时关系的时序图。如先前所提及，可至少部分通过划分时钟信号而在接收装置内产生 写入数据选通817，但所主张的主旨的范围在这一方面没有限制。此图描绘示范性校准 操作。对于此实例来说，GPU 110可使写入数据信号215延迟位时间的近似二分之一。 因此，存储器装置120可近似在数据选通的上升沿发生的同时(例如，如图5所描绘在 时间510处)接收写入数据信号的转换。然而，这仅是一个或一个以上数据线与选通信 号之间的示范性关系，且所主张的主旨的范围在这一方面没有限制。
图6是描绘一个或一个以上写入数据线215与在接收装置(例如，存储器装置120) 处接收到的或由接收装置产生的写入数据选通信号817之间的示范性计时关系的时序 图。此图描绘示范性校准操作。对于此实例来说，GPU 110可使写入数据信号215延迟 位时间的近似二分之一。对于此实例来说，接收装置(例如，存储器装置120)可响应 于数据选通的上升沿来锁存数据。同样对于此实例来说，GPU 110可在两个连续位时间 期间输出两个校准测试值。对于此实例来说，将测试值标记为“A”和“B”。对于此示 范性时序图来说，在时间610处，写入数据选通817从逻辑低电平转换为逻辑高电平(上 升沿)。因此，存储器装置120对线215上的校准测试数据进行取样。在此实例中，在时 间610处线215上存在的测试值是测试值B。可将测试值B返回GPU 110，且可响应于 在数据选通817的上升沿取样的测试值而对数据线215的计时进行调节。对于此实例来 说，因为存储器装置120对两个测试值中的第二者进行取样，所以GPU 110可推进数据 线215的计时，使得在正常操作期间(未使数据线延迟半个位时间)，数据选通817的上 升沿可更接近位时间的中部而发生，因此帮助确保数据线215的最佳设定和保持时间。
图7是描绘一个或一个以上写入数据线215与在接收装置(例如，存储器装置120) 处接收到的或由接收装置产生的写入数据选通信号817之间的示范性计时关系的时序 图。此图描绘示范性校准操作。对于此实例来说，GPU 110可使写入数据信号215延迟 位时间的近似二分之一。对于此实例来说，接收装置(例如，存储器装置120)可响应 于数据选通的上升沿来锁存数据。同样对于此实例来说，GPU 110可在两个连续位时间 期间输出两个校准测试值。对于此实例来说，将测试值标记为“A”和“B”。对于此示 范性时序图来说，在时间710处，写入数据选通817从逻辑低电平转换为逻辑高电平(上 升沿)。因此，存储器装置120对线215上的校准测试数据进行取样。在此实例中，在时 间710处线215上存在的测试值是测试值A。可将测试值A返回GPU 110，且可响应于 在数据选通817的上升沿取样的测试值而对数据线215的计时进行调节。对于此实例来 说，因为存储器装置120对两个测试值中的第一者进行取样，所以GPU 110可阻滞数据 线215的计时，使得在正常操作期间(未使数据线延迟半个位时间)，数据选通817的上 升沿可更接近位时间的中部而发生，因此帮助确保数据线215的最佳设定和保持时间。
图8是包含校准测试数据寄存器820的电路800的示范性实施例的示意图。电路800 的示范性实施例可并入到耦合到数据传送接口的接收装置和/或单元(例如，对于一个实 施例来说，存储器装置120)中。
电路800可进一步包括能够接收写入数据信号215和参考电压信号801的比较器 810。如果写入数据215上的电压电平超过VRef 801，那么比较器810将其输出驱动为逻 辑高电压电平。如果写入数据215上的电压电平小于VRef 801，那么比较器810将其输 出驱动为逻辑低电压电平。比较器810的输出耦合到触发器850的输入。尽管此示范性 实施例考虑单端信令，但所主张的主旨的范围在这一方面没有限制。举例来说，使用差 分信令的其它实施例是可能的。对于一些实施例来说，可针对数据线和/或时钟信号使用 差分信令。
示范性电路800中还包含写入数据选通产生单元830。可在电路800处接收时钟信 号217。一个示范性实施例的写入数据选通产生电路830可包括PLL电路以划分时钟信 号217来产生写入数据选通817。对于一个实施例来说，时钟信号217可具有500MHz 的频率，且写入数据选通817可具有4GHZ的频率。
此示范性实施例的触发器850响应于写入数据选通817的上升沿而锁存其输入处的 数据。触发器850的输出可耦合到接收装置内的其它电路(例如，核心逻辑单元)，但所 主张的主旨的范围在这一方面没有限制。对于一个实施例来说，触发器850的输出可耦 合到校准写入数据寄存器820，但同样所主张的主旨的范围在这一方面没有限制。
校准写入数据寄存器820可存储校准写入数据，从而使数据可由GPU 110利用。在 另一实施例中，触发器850的输出可在不首先存储在寄存器或其它存储电路中的情况下 立即传输到GPU 110。
尽管图8描绘电路800接收单个数据线215，但数据选通信号和/或时钟信号与多个 数据线关联的其它实施例是可能的。对于一个实施例来说，一个数据选通信号可与八个 数据线关联。对于另一示范性实施例来说，一个数据选通信号可与九个数据线关联。当 然，这些仅是可与数据选通信号关联的数据线数目的实例，且所主张的主旨的范围在这 些方面没有限制。
尽管描述电路800具有电路、组件和/或单元的特定配置，但其它配置和/或结构是可 能的。所主张的主旨的范围不限于结合示范性电路800描述的特定实施例。
图9是数据接口校准的方法的示范性实施例的流程图。在方框910处，使一个或一 个以上数据信号的计时改变位时间近似的二分之一。对于此实例来说，改变计时可包括 延迟所述一个或一个以上数据信号。对于其它实施例来说，可推进所述一个或一个以上 数据信号以便改变计时。在方框920处，使用所述一个或一个以上数据信号将校准测试 数据写入到接收装置。在方框930处，从接收装置读取测试值。在方框940处，至少部 分根据从接收装置返回的所读取数据的值，与时钟信号相关地调节所述一个或一个以上 数据信号的计时。根据所主张的主旨的实施例可包含方框910-940中的全部、全部以上 或少于全部。此外，方框910-940的次序仅是一个示范性次序，且所主张的主旨的范围 在这一方面没有限制。
图10是数据接口校准的方法的示范性实施例的流程图。在方框1010处，使一个或 一个以上数据信号延迟位时间的近似二分之一。在方框1020处，在第一位时间期间将第 一测试值输出到接收装置，且在第二位时间期间将第二测试值输出到接收装置。在方框 1030处，从接收装置读取测试值。在方框1040处，确定从接收装置返回的测试值是否 与第一测试值匹配。如果从接收装置返回的测试值与第一测试值匹配，那么在方框1050 处推进所述一个或一个以上数据信号的计时。如果从接收装置返回的测试值不与第一测 试值匹配，那么在方框1060处阻滞所述一个或一个以上数据信号的计时。根据所主张的 主旨的实施例可包含方框1010-1060中的全部、全部以上或少于全部。此外，方框 1010-1060的次序仅是一个示范性次序，且所主张的主旨的范围在这一方面没有限制。
图11是计算平台1100的示范性实施例的方框图。计算平台1100包含CPU 1110和 耦合到CPU 1110的存储器控制器集线器1120。存储器控制器集线器1120进一步耦合到 系统存储器1130，耦合到GPU 1150，且耦合到输入/输出集线器1140。GPU 1150进一步 耦合到显示装置1160，显示装置1160可包括CRT显示器、平板LCD显示器，或其它类 型的显示装置。图形存储器1170也耦合到GPU 1150。对于此示范性实施例来说，图形 存储器1170可经由并行数据接口耦合到GPU 1150。GPU 1150可包括与上文结合图3论 述的电路类似的电路。
尽管描述示范性平台1100在图形存储器1170与GPU 1150之间具有并行数据接口， 但其它实施例可在平台内的其它组件之间包含并行数据接口。并且，上述校准实施例可 包含在各种各样的计算平台组件和/或装置中的任一者中。也就是说，计算平台1100的 组件中的任一者均可包括根据本文描述的示范性传输和接收装置实施例而配置的传输装 置和/或接收装置。此外，尽管本文描述的数据传送接口用于耦合计算平台中的各种组件， 但其它实施例可包含用于芯片内数据传送的数据传送接口，且可在可能共享封装的不同 集成电路晶粒之间包含数据传送的另外其它实施例是可能的。
尽管展示示范性系统1100具有特定的组件配置，但使用各种各样的配置中的任一者 的其它实施例是可能的。此外，本文描述的示范性实施例可用于各种各样的电子装置中 的任一者中，所述电子装置包含(但不限于)计算平台、游戏控制台和装置、蜂窝式电 话、个人数字助理、音乐播放器、通信网络组件等。
以上描述内容中，已描述所主张的主旨的各个方面。出于解释的目的，陈述了系统 和配置以提供对所主张的主旨的详尽理解。然而，得到本揭示案的益处的所属领域的技 术人员应了解，可在没有特定细节的情况下实践所主张的主旨。在其它情况中，为了不 混淆所主张的主旨，省略且/或简化了众所周知的特征。虽然本文已说明且/或描述某些特 征，但所属领域的技术人员现将意识到许多修改、替代、变化和/或等效形式。因此，应 了解，所附权利要求书旨在涵盖归属于所主张的主旨的真实精神内的所有这些修改和/或 变化。