반도체 패키지{SEMICONDUCTOR PACKAGE}

본 발명은 반도체 패키지의 실장 기술에 관한 것이다. 특히, 적층형 반도체 패키지에 있어, 하측 패키지에서 상측 패키지로의 전열(傳熱)을 경감(輕減)시키기 위한 구성에 관한 것이다.

최근, 전자 기기의 소형화/고밀도화 및 반도체 소자의 액세스 속도 향상 등의 요청에 따라, 복수의 반도체 패키지를 적층하는 패키지 온 패키지(Pop: Package on Package)가 사용되고 있다. 예를 들면, 휴대 전화나 스마트 폰 등의 휴대형 단말에서는, 화상 처리를 진행하는 로직 칩을 포함한 패키지를 하측으로 하고, 메모리 칩을 포함한 패키지를 상측으로 한, 반도체 패키지가 사용되고 있다.

이러한 적층형 반도체 패키지에서는, 칩 사이의 거리가 1mm 이하 정도까지 접근할 수도 있으며, 하측 로직 칩에서의 발열이 상측 메모리 칩에 전달되어, 상측 메모리 칩이 오작동을 일으키는 경우가 있다. 따라서, 하측 패키지에서 상측 패키지로의 전열을 경감시키는 것이 요구되고 있다.

한편, 일본 특허공개공보 평10-12780호에는, 배선 기판에 실장된 반도체 소자 상에 방열 부재를 설치한 반도체 장치가 제안되고 있다.

본 발명의 실시 형태는, 적층형 반도체 패키지에 있어서, 하측 칩에서 상측 칩으로의 전열을 경감하는 반도체 패키지를 제공하는 것을 목적으로 한다.

본 발명의 일 실시 형태에 따른 적층형 반도체 패키지는, 제1 회로 기판과 제1 회로 기판에 실장된 제1 반도체 소자를 포함한 제1 반도체 패키지와, 제2 회로 기판과 제2 회로 기판에 실장된 제2 반도체 소자를 포함하고 제1 반도체 패키지에 적층된 제2 반도체 패키지와, 제1 반도체 소자 상 및 제1 반도체 소자 주변의 제1 회로 기판 상에 배치되는 열전도 재료를 가진다.

본 발명의 일 실시 형태에 있어, 제1 반도체 패키지는, 제2 반도체 패키지와 접합하고 제1 반도체의 주변에 배치되는 복수의 접합용 전극 단자를 갖추고, 열전도 재료는 복수의 접합용 전극 단자의 내측에 배치되어도 무방하다.

본 발명의 일 실시 형태에 있어, 제1 반도체 패키지는, 제2 반도체 패키지와 접합하고 제1 반도체의 주변에 배치되는 복수의 접합용 전극 단자를 갖추고, 열전도 재료는, 복수의 접합용 전극 단자를 둘러싸고, 제1 반도체 패키지의 거의 전면에 구비되어 있어도 무방하다.

본 발명의 일 실시 형태에 있어서, 제1 회로 기판은 서멀 비아(Thermal Via)를 갖추고, 열전도 재료는 서멀 비아와 접해도 무방하다.

본 발명의 일 실시 형태에 있어서, 서멀 비아는 제1 회로 기판의 전원 플레인(Power Plane) 또는 그라운드 플레인(Ground plane)과 접해도 무방하다.

본 발명의 일 실시 형태에 있어서, 열전도 재료는 면 방향의 열전도율이 두께 방향의 열전도율보다도 커도 무방하다.

본 발명의 일 실시 형태에 있어서, 열전도 재료는 탄소 섬유 프리프레그, 탄소 섬유 시트 및 카본 그래파이트 시트 중 어느 한 가지라도 무방하다.

또한, 열전도 재료 상에 열전도율이 낮은 층을 배치해도 무방하다.

본 발명의 일 실시 형태에 있어서, 열전도 재료의 상면에 봉지 수지가 설치되어 있어도 무방하다.

본 발명의 일 실시 형태에 있어서, 열전도 재료는 제1 반도체 소자의 한 변보다 좁은 폭으로 십자형으로 형성되어 있어도 무방하다.

본 발명의 일 실시 형태에 따른 다른 적층형 반도체 패키지는, 제1 회로 기판과 제1 회로 기판에 실장된 제1 반도체 소자를 포함한 제1 반도체 패키지와, 제2 회로 기판과 제2 회로 기판에 실장된 제2 반도체 소자를 포함하고 제1 반도체 패키지에 적층된 제2 반도체 패키지와, 제2 반도체 패키지의 제1 반도체 패키지와 대향하는 면에 배치되는 제1 열전도 재료를 갖는다.

본 발명의 일 실시 형태에 있어서, 제1 반도체 소자 상 및 제1 반도체 소자의 주변에 있어서의 제1 회로 기판 상에 배치되는 제2 열전도 재료를 갖추고 있어도 무방하다.

본 발명의 일 실시 형태에 있어서, 제1 열전도 재료 및 제2 열전도 재료는, 면 방향의 열전도율이 두께 방향의 열전도율보다도 커도 무방하다.

본 발명의 실시예들에 따르면, 하측 칩에서 상측 칩으로의 전열을 경감하는 적층형 반도체 패키지를 제공할 수 있다.

도 1은 본 발명의 실시 형태 1에 따른 적층형 반도체 패키지의 단면도이다.
도 2는 본 발명의 실시 형태 1에 따른 적층형 반도체 패키지의 개략 평면도이다.
도 3은 본 발명의 실시 형태 1의 변형 예에 따른 적층형 반도체 패키지의 개략 평면도이다.
도 4는 본 발명의 실시 형태 1의 다른 변형 예에 따른 적층형 반도체 패키지의 개략 평면도이다.
도 5는 본 발명의 실시 형태 1의 또 다른 변형 예에 따른 적층형 반도체 패키지의 개략 평면도이다.
도 6은 본 발명의 실시 형태 2에 따른 적층형 반도체 패키지의 단면도이다.
도 7은 본 발명의 실시 형태 2에 따른 적층형 반도체 패키지의 개략 평면도이다.
도 8은 본 발명의 실시 형태 3에 따른 적층형 반도체 패키지의 단면도이다.
도 9는 본 발명의 실시 형태 4에 따른 적층형 반도체 패키지의 단면도이다.
도 10은 본 발명의 실시 형태 5에 따른 적층형 반도체 패키지의 단면도이다.
도 11은 본 발명의 실시 형태 5에 따른 적층형 반도체 패키지의 개략 평면도이다.
도 12는 본 발명의 실시 형태 5의 변형 예에 따른 적층형 반도체 패키지의 단면도이다.
도 13은 본 발명의 실시 형태 6에 따른 적층형 반도체 패키지의 단면도이다.
도 14는 본 발명의 실시 형태 6의 변형 예에 따른 적층형 반도체 패키지의 단면도이다.
도 15는 본 발명의 실시 형태 7에 따른 적층형 반도체 패키지의 단면도이다.
도 16은 본 발명의 실시 형태 7의 변형 예에 따른 적층형 반도체 패키지의 단면도이다.

이하, 도면을 참조하여 본 발명에 따른 적층형 반도체 패키지에 대해 설명한다. 그러나, 본 발명의 적층형 반도체 패키지는 여러 다양한 형태로 실시할 수 있으며, 이하에 나타내는 실시 형태의 기재 내용에 한정하여 해석되지 않는다. 또한, 본 실시 형태의 참조 도면에 있어서, 동일 부분 또는 유사한 기능을 갖는 부분에는 동일한 부호를 붙이고, 그 반복 설명은 생략한다.

<실시형태 1>

본 발명의 실시형태 1에 따른 적층형 반도체 패키지(100)의 개요에 관해, 도 1 내지 도 3을 참조하면서 상세히 설명한다.

(적층형 반도체 패키지의 기본 구성)

도 1은, 본 발명의 실시 형태 1에 따른 적층형 반도체 패키지(100)의 A-A'(도 2 참조) 단면도를 나타낸 것이다. 도 1을 참조하면, 제1 반도체 패키지(10)와 제2 반도체 패키지(20)가 솔더 볼(31)을 통해 접합되어, 제1 반도체 패키지(10) 상에 제2 반도체 패키지(20)가 적층되어 있음을 알 수 있다.

제1 반도체 패키지(10)는, 제1 회로 기판(11)을 갖추고, 제1 회로 기판(11) 상에 제1 반도체 소자(12)가 배치되어 있다. 제1 회로 기판(11)은 한 개 또는 복수의 배선 기판에 의해 구성된다. 도 1에서는, 제1 회로 기판(11)이 4층으로 구성되어 있는 것을 나타내고 있지만, 이에 한정되지 않는다. 제1 반도체 소자(12)는, 예를 들면 애플리케이션 프로세서 등이 배치되어 있지만, 이에 한정되지 않는다. 또한, 도 1에서는 제1 반도체 소자(12)를 한 개의 반도체로서 나타내었지만, 복수의 반도체 소자가 제1 반도체 소자(12)로서 제1 회로 기판(11) 상에 배치되어도 무방하다.

제1 회로 기판(11)을 구성하는 배선 기판에는 배선(18)이 배치되어 있으며, 제2 반도체 패키지(20) 측면에 노출된 배선(18)의 일부는 접합용 전극 단자(17)가 된다. 접합용 전극 단자(17) 상에는 솔더 볼(31)이 배치되어, 제2 반도체 패키지(20)의 제2 회로 기판(21)의 하측에 배치된 전극과 접속된다. 솔더 볼(31)을 통해, 제1 반도체 패키지(10)의 제1 회로 기판(11)의 배선(18)과, 제2 반도체 패키지(20)의 제2 회로 기판(21)의 배선이 전기적으로 접속된다. 또한, 솔더 볼(31)에 의해, 제1 반도체 패키지(10)와 제2 반도체 패키지(20)와의 간격이 일정 길이로 유지된다.

제2 반도체 패키지(20)는, 한 개 또는 복수의 배선 기판으로 이루어진 제2 회로 기판(21)을 가지며, 제2 회로 기판(21) 상에 제2 반도체 소자(22)가 배치된다. 제2 반도체 소자(22)는, 제2 회로 기판(21) 배선과 Au 또는 Cu 등을 재료로 하는 본딩 와이어(34)로 전기적으로 접속된다. 제2 반도체 소자(22)는, 예를 들면 FLASH, SDRAM 등의 메모리가 배치된다. 복수의 같은 종류 또는 다른 종류의 메모리를 제2 회로 기판(21) 상에 나란히 배치하여, 제2 반도체 소자(22)로 해도 무방하다. 또한, 복수의 메모리를 적층 배치하여, 제2 반도체 소자(22)로 해도 무방하다.

제2 회로 기판(21) 및 제2 반도체 소자(22)를 덮도록, 봉지 수지(23)가 배치된다. 봉지 수지(23)는, 외부의 수분이나 불순물의 혼입으로부터 제2 반도체 소자(22)와 제2 회로 기판(21)의 상부를 보호하고, 제2 회로 기판(21)의 변형을 방지한다. 봉지 수지(23)로는 에폭시 수지, 시아네이트 에스테르 수지, 아크릴 수지, 폴리이미드 수지, 실리콘 수지 등을 사용할 수 있다.

제1 회로 기판(11)의 하측에는 전극이 배치되어 있으며, 적층형 반도체 패키지(100)를 실장하는 외부 실장 기판과는, 해당 전극에 배치되는 솔더 볼(35)을 통해 접속된다.

(하측의 반도체 소자에서 상측의 반도체 소자로의 전열을 경감하기 위한 구성)

본 발명의 실시 형태 1에 따른 적층형 반도체 패키지(100)에서는, 제1 반도체 소자(12) 상 및 제1 반도체 소자(12) 주변의 제1 회로 기판(11) 일부에 열전도 재료(14)가 배치되어 있다. 또한, 제1 회로 기판(11)에는 서멀 비아(15)가 배치되고, 열전도 재료(14)는 서멀 비아(15)와 직접 또는 전극을 통해 접속된다.

도 2는, 본 발명의 실시 형태 1에 따른 적층형 반도체 패키지(100)의 제1 반도체 패키지(10)를 상측에서 본 평면도를 나타낸 것이다. 구(矩) 형상의 제1 반도체 패키지(10)의 외주 주변에 상하좌우 각 2열씩 복수의 접합용 전극 단자(17)가 배치된다. 또한, 열전도 재료(14)는, 제1 반도체 패키지(10)의 외주 부근에 배치된 복수의 접합용 전극 단자(17)에 둘러싸인 것처럼, 그것의 내측 영역에 배치되어 있는 것을 알 수 있다.

여기서 파선(12a)으로 둘러싸인 부분은, 제1 반도체 소자(12)가 배치되는 위치를 나타내며, 구 형상의 제1 반도체 소자(12)가 제1 반도체 패키지(10)의 중앙에 배치되어 있다. 따라서, 열전도 재료(14)는 제1 반도체 소자(12)가 배치되는 부분을 모두 덮도록, 제1 반도체 소자(12)가 배치되는 부분보다도 넓게 배치되어 있는 것을 알 수 있다. 제1 반도체 소자(12)는 구 형상을 가지고, 이를 둘러싸도록 구 형상의 열전도 재료(14)가 배치되어 있기 때문에, 열전도 재료(14)가 배치되고 제1 반도체 소자(12)가 배치되지 않는 영역(50)은 빈 공간의 구 형상으로 형성된다.

파선(15a)으로 나타낸 원은, 서멀 비아(15)가 배치되는 위치를 나타내고 있다. 서멀 비아(15)는, 영역(50)의 각 정점(모서리) 부근과 각 변의 중앙 부근에 총 8개가 배치되어 있지만, 서멀 비아(15)가 배치되는 개수나 영역(50) 내에서의 위치는, 이에 한정되지 않는다.

다음으로, 열전도 재료(14) 재료 및 형성 방법에 대해서, 상세히 설명한다.

열전도 재료(14)에는 탄소 섬유 프리프레그, 탄소 섬유 시트, 카본 그래파이트 등이 적합하게 사용된다. 여기서는, 열전도 재료(14)는 열전도 방향으로 이방성을 가지고 있으며, 열전도 재료(14)가 제1 반도체 소자(12) 및 그 주변의 제1 회로 기판(11) 상에 형성되었을 때에, 두께 방향(도 1의 종 방향)의 열전도성보다도 면 방향(도 1의 횡 방향)의 열전도성이 높은 것이 바람직하다.

열전도 재료(14)에 탄소 섬유 프리프레그를 사용하는 경우, 탄소 섬유 프리프레그를 제1 반도체 소자(12) 및 그 주변의 제1 회로 기판(11) 상에 올려 놓고, 가압 프레스 하여 소정의 두께로 성형한 후에, 가열 처리를 실시한다. 프레스 시에는, 보이드를 제거하기 위해서 진공 프레스 또는 진공 라미네이트 하는 것이 바람직하다. 프레스 후에 가열 처리를 하면, 탄소 섬유 프리프레그는, 제1 반도체 소자(12)와 제1 회로 기판(11)의 단차나, 서멀 비아(15)가 배치된 부분에 형성된 제1 회로 기판(11) 상의 오목(凹)부 등을 따라 변형해 접착한다(도 1 참조).

열전도 재료(14)에 탄소 섬유 시트 또는 탄소 섬유 프리프레그를 사용하는 경우는, 먼저 접착 필름 등으로 이루어지는 접착층(도시하지 않음)을 제1 반도체 소자(12) 및 그 주변의 제1 회로 기판(11) 상에 형성한다. 다음으로, 경화 상태로 공급되는 탄소 섬유 시트 또는 탄소 섬유 프리프레그를 접착층이 형성된 제1 반도체 소자(12) 및 그 주변의 제1 회로 기판(11) 상에 올려 놓고 접착시킨다. 제1 반도체 소자(12)와 제1 회로 기판(11)으로 형성된 단차에 의해, 탄소 섬유 시트 또는 탄소 섬유 프리프레그 섬유가 부러지는 것을 방지하기 위해서, 섬유는 직물보다도 부직포인 것이 바람직하다.

다음으로, 서멀 비아(15)의 형성 방법에 대해 설명한다.

먼저, 제1 회로 기판(11)을 구성하는 각 배선 기판의 소정의 위치에 에칭 등으로 비아를 형성한다. 다음으로, 비아에 금속 도금 또는 에칭 등에 의해 형성된 금속 재료를 삽입한다. 각 배선 기판의 소정의 위치에 형성된 금속 재료가 적층되어, 서멀 비아(15)가 형성된다.

도 1을 참조하면, 서멀 비아(15)의 상측에 배선(18)이 형성되고, 하측에는 도전 부재(19)가 형성된다. 배선(18) 및 도전 부재(19)에는, 금속 재료가 사용된다. 이 경우, 열전도 재료(14)와 서멀 비아(15)는 배선(18)을 통해 접속되어 있는 것이 된다. 서멀 비아(15)의 상측에 배선(18)을 형성하지 않고, 열전도 재료(14)와 서멀 비아(15)를 직접 접속시켜도 무방하다. 어느 것에 있어서나, 열전도 재료(14)에 탄소 섬유 시트 또는 탄소 섬유 프리프레그를 사용하는 경우에는 접착층이 필요하므로, 열전도 재료(14)와 서멀 비아(15)는 더욱더 접착층을 통해 접속되게 된다.

또한, 제1 회로 기판(11)을 구성하는 각 배선 기판에 전원 플레인 또는 그라운드 플레인을 배치하고, 서멀 비아(15)를 전원 플레인 또는 그라운드 플레인에 접속하도록 배치해도 무방하다. 전원 플레인과 그라운드 플레인이 서멀 비아(15) 및 열전도 재료(14)에 의해 단락되지 않는다면, 몇 개의 서멀 비아(15)를 전원 플레인에 접속시키고, 다른 몇 개의 서멀 비아(15)를 그라운드 플레인에 접속시켜도 무방하다.

본 발명 실시 형태 1에 따른 적층형 반도체 패키지(100)에서는, 제1 반도체 소자(12) 상 및 그 주변의 상기 제1 회로 기판(11) 상에 열전도 재료(14)가 배치됨으로써, 제1 반도체 소자(12)의 상면의 발열을 제1 회로 기판(11)에 활발히 전열할 수 있다. 이로 인해, 제1 반도체 소자(12)로부터 제1 반도체 패키지(10)의 상측에 배치되는 제2 반도체 패키지(20)의 제2 반도체 소자(22)로의 전열을 저감할 수 있으며, 제2 반도체 소자(22)의 동작 불량을 억제하는 것이 가능해진다.

또한, 열전도 재료(14)에 면 방향의 열전도성이 높은 재료를 사용한 경우에는, 제1 반도체 소자(12)의 상면의 발열을 보다 활발히 면 방향으로 전열 시킬 수 있으므로, 제2 반도체 소자(22)로의 전열을 보다 저감하는 것이 가능하게 된다.

또한, 제1 회로 기판(11)에 서멀 비아(15)를 배치하고, 열전도 재료(14)와 서멀 비아(15)를 접속시킴으로써, 제1 반도체 소자(12)의 상면의 발열을 열전도 재료(14)와 서멀 비아(15)를 통해, 제1 회로 기판(11)에 전열하는 것이 가능해진다. 특히, 서멀 비아(15)의 하측에 도전 부재(19) 및 솔더 볼(35)을 배치한 구성에 의해, 적층형 반도체 패키지(100)를 적재한 다른 지지 기판에 전열하는 것이 가능해진다. 이러한 구성을 취함으로써, 보다 열전도 재료(14)를 제1 회로 기판(11) 또는 적층형 반도체 패키지(100)의 외부로 빠져 나가게 할 수 있기 때문에, 제1 반도체 소자(12)에서 제2 반도체 소자(22)로의 전열을 더욱더 저감하는 것이 가능하게 된다.

또한, 제1 회로 기판(11)에 서멀 비아(15)를 배치하고, 제1 회로 기판(11)을 구성하는 배선 기판에 전원 플레인 또는 그라운드 플레인을 배치하여, 서멀 비아(15)와 전원 플레인 또는 그라운드 플레인을 접속하는 구성을 취한 경우에는, 전원 플레인 또는 그라운드 플레인에 의해 제1 회로 기판(11)의 전체에 제1 반도체 소자(12)의 열을 확산시킬 수 있다. 이러한 구성을 취함으로써, 제1 반도체 소자(12)에서 제2 반도체 소자(22)로의 전열을 보다 저감하는 것이 가능하게 된다.

(실시 형태 1의 변형 예 1)

본 발명 실시 형태 1에 따른 적층형 반도체 패키지(100)의 변형 예 1에 대해, 도 3을 참조하면서 상세히 설명한다.

열전도 재료(14)에 사용되는 소재에 따라서는, 제1 반도체 소자(12)의 두께 등에 의해, 열전도 재료(14)에 주름이 발생하거나, 열전도 재료(14)와 제1 반도체 소자(12) 또는 제1 회로 기판(11)과의 접착 상태가 불량이 될 수도 있다. 그래서, 도 3에 나타내는 바와 같이, 구 형상의 열전도 재료(14)의 각 정점부터, 제1 반도체 소자(12)의 정점에 걸쳐, 홀(14s)을 형성해도 무방하다. 홀(14s)이 단차 등에 따른 열전도 재료(14)의 늘어짐 등을 흡수함으로써, 열전도 재료(14)의 주름 발생이나, 제1 반도체 소자(12) 또는 제1 회로 기판(11)과의 접착 불량을 방지하는 것이 가능해진다.

또한, 홀(14s)의 폭이나 봉수, 형성하는 장소 등은, 상기에 제한되지 않는다. 예를 들면, 방사 형상으로 복수의 홀(14s)을 형성하여도 무방하다. 또한, 홀(14s)을 형성한 부분으로부터 제1 회로 기판(11) 또는 제1 반도체 소자(12)가 노출되어도 무방하다. 또는, 홀(14s)이 형성된 부분에서 열전도 재료(14)가 부분적으로 접혀 겹쳐도 무방하다. 또한, 홀(14s)의 형성 위치에 대응하여, 서멀 비아(15)의 배치 위치를 적절히 조절하여도 무방하다. 반대로, 서멀 비아(15)가 배치 가능한 장소를 고려하여, 홀(14s)의 형성 위치를 적절히 조정하여도 무방하다.

(실시 형태 1의 변형 예 2)

본 발명 실시 형태 1에 따른 적층형 반도체 패키지(100)의 변형 예 2에 대해, 도 4를 참조하면서 상세히 설명한다.

변형 예 2는, 상술한 변형 예 1에서 설명한 제1 반도체 소자(12)의 두께 등을 원인으로 하는 주름 발생이나 접속 불량을 막기 위한, 보다 간이적인 방법이다. 도 4를 참조하면, 열전도 재료(14)는 제1 반도체 소자(12)의 한 변보다 약간 좁은 폭으로 십자형으로 형성되어 있으며, 제1 반도체 소자(12)의 각 정점은 열전도 재료(14)로 덮여있지 않다. 바꿔 말하면, 변형 예 2에서의 열전도 재료(14)는, 구 형상의 열전도 재료(14)의 각 정점에서, 제1 반도체 소자(12)의 정점이 위치하는 점보다도 중심 쪽의 점에 걸쳐, 구 형상으로 각각 절단함으로써 형성된다.

도 4를 참조하면, 예를 들면 열전도 재료(14)의 중심으로부터 제1 반도체 소자(12)의 상부까지 이어진 부분은, 제1 반도체 소자(12)와 제1 회로 기판(11)과의 단차와 수직으로 교차할 뿐이므로, 열전도 재료(14)가 단차를 흡수하기 쉽고, 주름 등이 발생하기 어렵게 된다. 또한, 변형 예 2에서는 구 형상 열전도 재료(14)의 각 정점을 구 형상으로 잘라 내어, 제1 반도체 소자(12) 및 제1 회로 기판(11) 상에 적재만 하면 되기 때문에, 형성 방법이 비교적 용이하다는 이점도 있다.

도 4에서는, 제1 반도체 소자(12)의 상하좌우에 위치하는, 제1 회로 기판(11) 상의 열전도 재료(14)는 각각 형상이 직사각형으로 되어 있지만, 변형 예 2는 이에 제한되지 않는다. 예를 들면, 열전도 재료(14)의 형상을, 제1 반도체 패키지(10)의 외주와 가까워 질수록 넓어지는 것 같은 사다리꼴로 해도 무방하다. 또한, 도 4에서는 서멀 비아(15)를 제1 반도체 소자(12)의 상하좌우에 각 1 개 배치하고 있지만, 열전도 재료(14)의 형상 등에 대응하여 적절하게 배치해도 무방하다.

(실시 형태 1의 변형 예 3)

본 발명 실시 형태 1에 따른 적층형 반도체 패키지(100)의 변형 예 3에 대해, 도 5를 참조하면서 상세히 설명한다.

상술한 실시 형태 1 의 설명에 있어서, 영역(50)의 형상은 빈 공간의 구 형상이라고 설명했지만, 영역(50)의 형상은 이에 제한되지 않는다. 도 2에서는, 접합용 전극 단자(17)를 제1 회로 기판(11)의 주변 부분에, 내측과 외측의 2열로 배치한 상태가 나타나 있다. 이에 반해, 도 5를 참조하면, 도 2에서의 내측의 접합용 전극 단자(17)의 일부를, 서멀 비아(15)로 대체한 구성을 취하고 있다. 도 5에서는, 영역(50)의 외측 형상은 요철(凹凸) 형상으로 되어 있지만, 파선 형상이라도 무방하다.

상기의 구성을 가짐으로써, 열전도 재료(14)를 보다 넓게 형성하는 것이 가능해져, 제1 반도체 소자(12)의 발열을, 면 방향으로 전열하는 효과가 높아진다. 또한, 제1 반도체 소자(12)를 배치하는 스페이스를 보다 넓게 확보할 수 있다.

또한, 상기의 구성을 가짐으로써, 제1 반도체 소자(12)와 서멀 비아(15)와의 거리를 짧게 할 수 있는 경우도 있다. 이 경우, 제1 반도체 소자(12)의 발열을 보다 효과적으로 열전도 재료(14) 및 열 비아(15)를 통해, 제1 반도체 패키지(10)의 하측에 전열할 수 있다.

<실시 형태 2>

본 발명의 실시 형태 2에 따른 적층형 반도체 패키지(100)의 개요에 대해, 도 6 및 도 7을 참조하면서 상세히 설명한다.

도 6은, 본 발명의 실시 형태 2에 따른 적층형 반도체 패키지(100)의 단면도를 나타낸 것이다. 도 6은 도 1과 유사하지만, 열전도 재료(14) 상에 열전도 재료(14)의 두께 방향의 열전도율보다도 열전도율이 낮은 저열 전도층(16)이 배치되는 점에 있어서, 도 1과 상이하다.

저열 전도층(16)에는, 실리카 필러 등의 열전도율이 높은 것을 가급적 혼입하지 않는 것이 바람직하며, 예를 들면 에폭시계의 프리프레그재 등을 적용할 수 있다. 보다 바람직하게는 공기가 균일하게 혼입되어 있는 재료, 예를 들면 발포 우레탄 등의 단열 재료도 적합하게 적용할 수 있다.

열전도 재료(14)와 저열 전도층(16)은, 먼저 제1 반도체 소자(12) 및 제1 회로 기판(11) 상에 열전도 재료(14)를 형성한 후에, 열전도 재료(14) 상에 저열 전도층(16)을 형성해도 무방하다. 또는, 먼저 열전도 재료(14)와 저열 전도층(16)을 접합시켜, 접합된 열전도 재료(14)와 저열 전도층(16)을 제1 반도체 소자(12) 및 제1 회로 기판(11) 상에 배치해도 무방하다.

도 7은, 본 발명의 실시 형태 2에 따른 적층형 반도체 패키지(100)의 제1 반도체 패키지(10)를 상측에서 본 평면도를 나타낸 것이다.

도 7을 참조하면, 저열 전도층(16)은 구 형상을 가지고, 열전도 재료(14)가 배치된 영역의 약간 내측에 배치되어 있는 것을 알 수 있다. 도 7에서는, 저열 전도층(16)은 열전도 재료(14)가 배치되는 영역의 내측에 배치되어 있지만, 저열 전도층(16)이 열전도 재료(14)가 배치되는 영역을 덮도록 배치해도 무방하다.

열전도 재료(14) 상에 저열 전도층(16)을 배치함으로써, 제1 반도체 소자(12)의 발열의 면 방향으로 전열을 활발히 촉진하고, 제1 반도체 소자(12)의 발열의 두께 방향으로 전열을 억제할 수 있다. 그 결과, 제1 반도체 소자(12)에서 제2 반도체 소자(22)로의 전열을 보다 저감하는 것이 가능하게 된다.

또한, 열전도 재료(14) 상에 저열 전도층(16)을 배치함으로써, 열전도 재료(14)가 제2 반도체 패키지(20)의 하측과 직접 접촉하는 것을 회피할 수 있으므로, 제1 반도체 패키지(10)와 제2 반도체 패키지(20)와의 간격에 대한, 설계 마진을 넓힐 수 있다는 효과도 있다.

또한, 저열 전도층(16)이 배치되는 영역은, 열전도 재료(14)가 배치되는 영역과 거의 같은 면적을 가지고 있지만, 반드시 이에 한정되지 않고, 저열 전도층(16)이 배치되는 영역을 보다 좁힐 수도 있다. 다만, 제1 반도체 소자(12)의 발열의 면 방향으로의 전열을 보다 활발히 촉진한다는 관점에서는, 저열 전도층(16)이 배치되는 영역은 보다 넓은 쪽이 바람직하다.

<실시 형태 3>

본 발명의 실시 형태 3에 따른 적층형 반도체 패키지(100)의 개요에 대해, 도 8를 참조하면서 상세히 설명한다.

도 8은, 본 발명의 실시 형태 3에 따른 적층형 반도체 패키지(100)의 단면도를 나타낸 것이다. 도 8은 도 1과 유사하다. 다만, 제1 회로 기판(11) 상, 즉 열전도 재료(14) 상 및 열전도 재료(14)가 배치되지 않은 제1 회로 기판(11)을 구성하는 회로 기판 상에, 봉지 수지(13)가 배치되는 점에 있어서, 도 8은 도 1과 상이하다.

봉지 수지(13)는, 외부의 수분이나 불순물의 혼입으로부터 제1 반도체 소자(12)와 제1 회로 기판(11)의 상부를 보호하고, 제1 회로 기판(11)의 변형을 방지한다. 봉지 수지(13)에는 에폭시 수지, 시네이트 에스테르 수지, 아크릴 수지, 폴리이 미드 수지, 실리콘 수지 등을 사용할 수 있지만, 열전도 재료(14)의 두께 방향의 열전도율보다도 열전도율이 낮은 재료를 사용하는 것이 바람직하다. 제1 회로 기판(11)의 전면에 봉지 수지(13)를 형성한 후에, 솔더 볼(31)을 배치하기 위한 비아가 소정의 위치에 형성된다.

제1 회로 기판(11) 상에 봉지 수지(13)를 배치함으로써, 열전도 재료(14)의 두께 방향으로의 전열을 억제하는 것이 가능해져, 제1 반도체 소자(12)에서 제2 반도체 소자(22)로의 전열을 보다 저감하는 것이 가능하게 된다. 또한, 열전도 재료(14) 상에 봉지 수지(13)가 배치되기 때문에, 열전도 재료(14)가 제2 반도체 패키지(20)의 하측과 직접 접촉하는 것을 방지할 수 있어, 제1 반도체 패키지(10)와 제2 반도체 패키지(20)와의 간격에 대한, 설계 마진을 넓힐 수 있다는 효과도 있다.

<실시 형태 4>

본 발명의 실시 형태 4에 따른 적층형 반도체 패키지(100)의 개요에 대해, 도 9를 참조하면서 설명한다.

도 9는, 본 발명의 실시 예 4에 따른 적층형 반도체 패키지(100)의 단면도를 나타낸 것이다. 도 9는 도 6과 유사하지만, 제1 회로 기판(11) 상에 봉지 수지(13)가 배치되는 점에 있어서, 도 9는 도 6과 상이하다.

실시 형태 4에서는, 저열 전도층(16) 상에 봉지 수지(13)가 배치된다. 저열 전도층(16)이 배치되는 영역이, 열전도 재료(14)가 배치되는 영역보다도 작은 경우에는, 열전도 재료(14) 상에도 봉지 수지(13)가 배치된다. 이러한 구성을 가짐으로써, 열전도 재료(14)의 두께 방향으로의 전열을 억제하는 효과를 보다 높일 수 있어, 제1 반도체 소자(12)에서 제2 반도체 소자(22)로의 전열을 크게 저감하는 것이 가능하게 된다.

<실시 형태 5>

본 발명의 실시 형태 5에 따른 적층형 반도체 패키지(100)의 개요에 대해, 도 10 내지 도 12를 참조하면서 설명한다.

도 10은, 본 발명의 실시 형태 5에 따른 적층형 반도체 패키지(100)의 A-A'단면도(도 11 참조)를 나타낸 것이다. 도 10은 도 1과 유사하지만, 제1 회로 기판(11) 상면의 좌우 테두리부나, 단면도에 있어서 좌우 두 개씩 배치된 접합용 전극 단자(17) 사이에도, 열전도 재료(14)가 배치되어 있다는 점에 있어서, 도 10과 도 1은 상이하다.

도 11은 본 발명의 실시 형태 5에 따른 적층형 반도체 패키지(100)의 제1 반도체 패키지(10)를 상측에서 본 평면도를 나타낸 것이다. 도 11을 참조하면, 제1 반도체 패키지(10)의 상부 전면에 걸쳐 열전도 재료(14)가 배치되어 있는 것을 알 수 있다. 열전도 재료(14)는, 제1 반도체 소자(12) 상 및 제1 회로 기판(11) 상에 전면에 걸쳐 배치한 후에, 레이저 어블레이션에 의해 접합용 전극 단자(17)를 노출시키기 위한 홀을 뚫어, 디스미어(Desmear) 처리에 의한 잔차(殘差)를 제거함으로써 형성된다.

열전도 재료(14)가 제1의 반도체 패키지(10)의 전면에 걸쳐 배치 됨으로써, 제1 반도체 소자(12)의 발열을, 보다 활발히 제1 회로 기판(11) 전체에 전달하고 확산하는 것이 가능하게 된다. 제1 반도체 소자(12)의 상부에 열이 집중하는 것을 방지할 수 있기 때문에, 제1 반도체 소자(12)에서 제2의 반도체 소자(22)로의 전열을 보다 저감하는 것이 가능하게 된다.

(실시 형태 5의 변형 예)

본 발명의 실시 형태 5에 따른 적층형 반도체 패키지(100)의 변형 예에 대해, 도 12를 참조하면서 설명한다.

도 12를 참조하면, 제1 반도체 패키지(10)의 상부에 봉지 수지(13)가 충전되어 있으며, 열전도 재료(14) 상에 봉지 수지(13)가 형성되어 있는 것을 알 수 있다. 열전도 재료(14)를 제1 회로 기판(11)의 전면에 걸쳐 형성한 후에, 추가로 봉지 수지(13)를 형성한다. 그 후, 에칭 등에 의해, 봉지 수지(13) 및 열전도 재료(14)에 접합용 전극 단자(17)를 노출시키기 위한 홀이 형성된다.

열전도 재료(14)가 제1 회로 기판(11)의 전면에 걸쳐 형성되고, 또한 봉지 수지(13)를 열전도 재료(14) 상에 충전함으로써, 열전도 재료(14)의 두께 방향으로의 전열을 억제하는 것이 가능해진다. 이로 인해, 도 10 및 도 11에 나타낸 실시 형태와 비교하여, 보다 제1 회로 기판(11) 전체에 전열하여 확산시킬 수 있으며, 제1 반도체 소자(12)에서 제2의 반도체 소자(22)로의 전열을 보다 저감하는 것이 가능하게 된다. 또한, 열전도 재료(14) 상에 봉지 수지(13)가 배치되기 때문에, 열전도 재료(14)가 제2 반도체 패키지(20)의 하측과 직접 접촉하는 것을 회피할 수 있고, 제1 반도체 패키지(10)와 제2 반도체 패키지(20)와의 간격에 대한, 설계 마진을 넓힐 수 있다는 효과도 있다.

<실시 형태 6>

본 발명의 실시 형태 6에 따른 적층형 반도체 패키지(100)의 개요에 대해, 도 13 및 도 14를 참조하면서 설명한다.

도 13은 본 발명의 실시 형태 6에 따른 적층형 반도체 패키지(100)의 단면도를 나타낸 것이다. 도 13은 도 10과 유사하지만, 열전도 재료(14)의 상부에 추가로 저열 전도층(16)이 배치되어 있다는 점에서, 도 13과 도 10은 상이하다. 열전도 재료(14)가 제1 반도체 소자(12) 상 및 제1 회로 기판(11) 상에 전면에 걸쳐 형성되고, 또한 열전도 재료(14) 상에 저열 전도층(16)이 형성됨으로써, 제1 반도체 소자(12)의 발열의 면 방향으로의 전열을 활발히 촉진할 수 있다. 따라서 도 13에 나타내는 본 발명의 실시 형태 6에 따른 적층형 반도체 패키지(100)는, 실시 형태 5의 도 10에 나타낸 구성보다도, 보다 제1 반도체 소자(12)에서 제2 반도체 소자(22)로의 전열을 저감하는 것이 가능하게 된다. 또한 열전도 재료(14) 상에 저열 전도층(16)을 배치함으로써, 열전도 재료(14)가 제2 반도체 패키지(20)의 하측과 직접 접촉하는 것을 회피할 수 있으므로, 제1 반도체 패키지(10)와 제2 반도체 패키지(20)와의 간격에 대한, 설계 마진을 넓힐 수 있다는 효과도 있다.

(실시 형태 6의 변형 예)

도 14는 본 발명의 실시 형태 6의 변형 예에 따른 적층형 반도체 패키지(100)의 단면도를 나타낸 것이다. 도 14를 참조하면, 제1 반도체 패키지(10)의 상부에 봉지 수지(13)가 충전되어 있으며, 열전도 재료(14) 상에 적층된 저열 전도층(16) 상에 봉지 수지(13)가 형성되어 있는 것을 알 수 있다. 열전도 재료(14) 상에 저열 전도층(16)을 형성하고, 또한 봉지 수지(13)도 형성되어 있기 때문에, 도 14에 나타낸 본 발명의 실시 형태 6의 변형 예에 따른 적층형 반도체 패키지(100)는, 실시 형태 6의 도 13에서 나타낸 구성보다도, 더욱더 제1 반도체 소자(12)에서 제2의 반도체 소자(22)로의 전열을 저감하는 것이 가능하게 된다.

<실시 형태 7>

본 발명의 실시 형태 7에 따른 적층형 반도체 패키지(100)의 개요에 대해, 도 15 및 도 16을 참조하면서 설명한다.

도 15는, 본 발명의 실시 형태 7에 따른 적층형 반도체 패키지(100)의 단면도를 나타낸 것이다. 도 15를 참조하면, 열전도 재료(24)가 제2 반도체 패키지(20)의 하측 전면에 걸쳐 배치되어 있는 것을 알 수 있다. 열전도 재료(24)의 재질이나 특성에 관해서는, 실시 형태 1 내지 7에서 설명한 열전도 재료(14)와 동일하다. 열전도 재료(24)는, 제2 회로 기판(21)의 제1 반도체 패키지(10)와 대향하는 측면의 전면에 형성된 후에, 솔더 볼(31)과 접속하는 전극을 노출시키기 위한 홀이 형성된다.

제2 반도체 패키지(20)의 하측 전면에 열전도 재료(24)가 형성됨으로써, 제1 반도체 소자(12)에서 열전도 재료(24)의 제1 반도체 소자(12)의 상부에 해당하는 부분에 전달된 열을 면 방향으로 확산시킨다. 즉, 제1 반도체 소자(12)의 발열을, 제2 반도체 패키지(20) 전체로 확산하고, 제1 반도체 소자(12)의 상부로 열이 집중되는 것을 막는다. 이로 인해, 제1 반도체 소자(12)에서 제1 반도체 패키지(10)의 상측에 배치되는 제2 반도체 패키지(20)의 제2 반도체 소자(22)로의 전열을 저감할 수 있으며, 제2 반도체 소자(22)의 동작 불량을 억제하는 것이 가능하게 된다.

또한, 도 15에서는 열전도 재료(24)가 제2 반도체 패키지(20)의 하측 면 전체에 형성되는 것을 나타냈지만, 열전도 재료(24)가 형성되는 면적 및 형상은 이에 제한되지 않는다. 다만, 제1 반도체 소자(12)의 발열을 제2 반도체 패키지(20) 전체에 확산 시킨다는 관점에서는, 열전도 재료(24)는 가급적 넓게 형성되는 것이 바람직하다.

(실시 형태 7의 변형 예)

실시 형태 7은, 실시 형태 1 내지 6 중 어느 하나의 구성과 병용하는 것이 가능하다. 도 16은, 본 발명의 실시 형태 7의 변형 예에 따른 적층형 반도체 패키지(100)의 단면도를 나타낸 것이며, 실시 형태 1과 실시 형태 7을 결합한 구성으로 되어 있다. 즉, 제1 반도체 패키지(10)의 상측 면에는, 제1 반도체 소자(12) 및 그 주변의 제1 회로 기판(11) 상에 열전도 재료(14)가 형성되어, 제2 반도체 패키지(20)의 하측 면 전체에 열전도 재료(14)가 형성된다.

실시 형태 7을, 실시 형태 1 내지 6 중 어느 하나의 구성과 결합함으로써, 실시 형태 1 내지 6의 단독 구성과 비교하여, 제1 반도체 소자(12)에서 제2 반도체 소자(22)로의 전열을 보다 저감하는 것이 가능하게 된다.

이상, 본 발명의 실시 형태 1 내지 실시 형태 7을, 도 1 내지 도 16을 참조하면서 설명했다. 또한, 본 발명은 상기의 실시 형태에 한정되는 것이 아니라, 요지를 벗어나지 않는 범위에서 적절하게 변형하는 것이 가능하다.

10: 제1 반도체 패키지
11: 제1 회로 기판
12: 제1 반도체 소자
12a: 파선
13, 23: 봉지 수지
14, 24: 열전도 재료
14s: 홀
15: 서멀 비아
15a: 파선
16: 저열 전도층
17: 접합용 전극 단자
18: 배선
19: 도전 부재
20: 제2 반도체 패키지
21: 제2 회로 기판
22: 제2 반도체 소자
31, 35: 솔더 볼
34: 본딩 와이어
50: 영역
100: 적층형 반도체 패키지