技术领域
[0001] 本
发明涉及一种微机电感测装置封装结构及制造工艺。
背景技术
[0002] 在常规封装结构中，关于感测模
块的封装，通常利用预先开模(pre-mold)设计，依据客制化的设计，于衬底上形成封胶，再进行后续封装制程。一般来说，常规预先开模设计的封装结构，其封装尺寸较大，成本也较高。
发明内容
[0003] 本揭露的一方面涉及一种微机电感测装置封装结构。在一
实施例中，所述封装结构包括：衬底、芯片、第一感测裸片、第二感测裸片及封胶。所述衬底具有第一表面。所述芯片设置于所述衬底的所述第一表面，所述芯片具有第一表面。所述第一感测裸片与所述芯片电性连接。所述第二感测裸片堆叠于所述芯片的所述第一表面，且所述第二感测裸片与所述芯片电性连接。封胶包覆所述衬底的所述第一表面、所述芯片的部分第一表面及所述第一感测裸片，其中所述封胶形成缺口，以显露出所述第二感测裸片。
[0004] 所述封装结构的所述第二感测裸片堆叠于所述芯片的所述第一表面，故可降低封装尺寸，且对于具有所述封装结构的整体感测模块来说，还可进一步缩小其整体的体积，使得整体机构设计上可具有较大弹性。另外，所述第一感测裸片及所述第二感测裸片均直接电性连接所述芯片，使得电气路径缩短，以提升电气特性。
[0005] 本揭露的另一方面涉及一种微机电感测装置的制造工艺。在一实施例中，所述制造工艺包括以下步骤：(a)提供衬底，所述衬底具有第一表面；(b)设置芯片于所述衬底的所述第一表面，所述芯片具有第一表面；(c)设置第一感测裸片于所述芯片或所述衬底上；(d)电性连接所述芯片与所述衬底，及电性连接所述芯片与所述第一感测裸片；(e)注入封胶以包覆所述衬底的所述第一表面、所述芯片的部分第一表面及所述第一感测裸片，其中所述封胶形成缺口；(f)堆叠第二感测裸片于所述芯片的所述第一表面，且设置于所述缺口内；及(g)电性连接所述第二感测裸片与所述芯片。
[0006] 利用本发明制造工艺，不须利用常规预先开模设计，无须预先开模及客制化的相关成本，故可降低成本。
附图说明
[0007] 图1显示本发明封装结构的一实施例的剖视示意图；
[0008] 图2显示本发明封装结构的一实施例的剖视示意图；
[0009] 图3显示本发明封装结构的一实施例的剖视示意图；
[0010] 图4显示本发明封装结构的一实施例的剖视示意图；
[0011] 图5显示本发明封装结构的一实施例的剖视示意图；
[0012] 图6显示本发明封装结构的一实施例的剖视示意图；
[0013] 图7A显示本发明封装结构的一实施例的剖视示意图；
[0014] 图7B显示本发明图7A的封装结构的上视示意图；
[0015] 图8A至图8G显示本发明图1的封装结构的制造工艺的一实施例的示意图；
[0016] 图9A至图9C显示本发明图7A封装结构的制造工艺的一实施例的示意图；
[0017] 图10显示本发明的制造工艺的模具的一实施例的示意图；
[0018] 图11A至图11C显示本发明一封装结构的制造工艺的一实施例的示意图；及[0019] 图12A至图12D显示本发明一封装结构的制造工艺的一实施例的示意图。
具体实施方式
[0020] 参考图1，显示本发明封装结构的一实施例的剖视示意图。所述封装结构10包括：衬底11、芯片12、第一感测裸片13、第二感测裸片14、封胶15及凝胶(gel)19。
[0021] 所述衬底11具有第一表面111。所述衬底11可为BT材质覆晶衬底、玻璃衬底、陶瓷衬底、
铜箔衬底或是
导线架(leadframe)。
[0022] 所述芯片12设置于所述衬底11的所述第一表面111，且与所述衬底11电性连接，所述芯片12具有第一表面121，所述芯片12例如是专用集成
电路(Application-Specific Integrated Circuit，ASIC)。在一实施例中，所述芯片12的至少一第二导电接点123通过至少一第二导线17而电性连接于所述衬底11，所述至少一第二导电接点123设置于所述芯片12的所述第一表面121。
[0023] 所述第一感测裸片13设置于所述衬底11的所述第一表面111，且所述第一感测裸片13与所述芯片12电性连接。所述第一感测裸片13通过粘胶层(adhesive layer，未绘示)而设置在所述衬底11的所述第一表面111。在一实施例中，利用至少一第一导线16电性连接所述第一感测裸片13与所述芯片12的至少一第一导电接点122，所述至少一第一导电接点122设置于所述芯片12的所述第一表面121。即，所述第一感测裸片13与所述芯片12直接电性连接，未再经由其它裸片等元件。并且，利用第一盖体21，
覆盖于部分所述第一感测裸片13上，以保护所述第一感测裸片13。所述第一盖体21的材质可为
硅(Si)。
[0024] 所述第二感测裸片14堆叠于所述芯片12的所述第一表面121，且所述第二感测裸片14与所述芯片12电性连接。在一实施例中，利用至少一第三导线18电性连接所述第二感测裸片14与所述芯片12的至少一第三导电接点124，所述至少一第三导电接点124设置于所述芯片12的所述第一表面121。即，所述第二感测裸片14与所述芯片12直接电性连接，未再经由其它裸片等元件。
[0025] 所述封胶15包覆所述衬底11的所述第一表面111、所述芯片12的部分第一表面121及所述第一感测裸片13，其中所述封胶15形成缺口151，以显露出所述芯片12的所述第一表面121的一部分与所述第二感测裸片14。
[0026] 所述凝胶19包覆所述至少一第三导线18及所述芯片12的所述至少一第三导电接点124，所以可以避免所述芯片12与所述第二
传感器14的电性连接因显露于所述封胶15的所述缺口151而受损害。此外，由于所述凝胶15仅包覆部分所述芯片12，而非完整包覆所述芯片12，因此可以有效减少成本。所述凝胶19的材质例如可为环
氧树脂(epoxy)或是硅凝胶(silicone gel)。
[0027] 在一实施例中，所述封装结构10可应用于车辆的胎压监测系统(Tier Pressure Monitoring System,TPMS)，所述第一感测裸片13可为
加速度传感器(Accelerometer sensor)，且所述第二感测裸片14可为
压力传感器(Pressure sensor)。所述第二感测裸片14用以感测轮胎的压力，因此不封装于封胶15内。所述第一感测裸片13用以感测车辆是否移动，并通过所述芯片12来决定所述第二感测裸片14是否进行感测轮胎的压力，如果车辆开动，所述第二感测裸片14方感测轮胎的压力，以节省电源。
[0028] 所述封装结构10的所述第二感测裸片14堆叠于所述芯片12的所述第一表面121，故可降低封装尺寸，且对于具有所述封装结构10的整体感测模块来说，还可进一步缩小其整体体积，使得整体机构设计上可具有较大弹性。另外，所述第一感测裸片13及所述第二感测裸片14均直接电性连接所述芯片12，使得电气路径缩短，以提升电气特性。
[0029] 图2显示本发明封装结构的一实施例的剖视示意图。相较于图1的封装结构10，在图2的实施例中相同的元件予以相同元件编号。本发明封装结构20包括：衬底11、芯片12、第一感测裸片13、第二感测裸片14、封胶15、凝胶19与遮盖22。
[0030] 所述遮盖22覆盖于所述封胶15上及所述第二感测裸片14上方，以进一步保护所述第二感测裸片14。所述遮盖22具有孔洞(hole)以使置于所述缺口151的所述第二感测裸片14可以检测到外在环境，例如：气压、
温度或湿度等。
[0031] 图3显示本发明封装结构的一实施例的剖视示意图。相较于图1的封装结构10，在图3的实施例中相同的元件予以相同元件编号。本发明封装结构30包括：衬底11、芯片12、第一感测裸片13、第二感测裸片14、封胶15与凝胶31。
[0032] 所述凝胶31大致上填满所述缺口151，以完整包覆所述第二感测裸片14与所述第三导线18。所述凝胶31的上表面大致与所述封胶15的上表面齐平，另一实施例中，所述粘胶31的上表面可低于与所述封胶15的上表面。
[0033] 因凝胶31的特性与封胶15的特性不同，其硬度较封胶的硬度小，例如是硅凝胶(silicone gel)，故可包覆所述第二感测裸片14与第三导线18，以避免所述芯片12与所述第二传感器14的电性连接因显露于所述封胶15的所述缺口151而受损害，且不影响所述第二感测裸片14的感测特性与第三导线18的电性连接。
[0034] 图4显示本发明封装结构的一实施例的剖视示意图。相较于图1的封装结构10，在图4的实施例中相同的元件予以相同元件编号。本发明封装结构40包括：衬底11、芯片12、第一感测裸片13、第二感测裸片42、封胶15、第二盖体41与凝胶43。
[0035] 所述第二盖体41覆盖于部分所述第二感测裸片42上，以进一步保护所述第二感测裸片42。并且，凝胶43包覆所述至少一第三导线18及所述至少一第三导电接点124，以保护所述第三导线18及所述至少一第三导电接点124的电性连接，且凝胶43的高度约与所述第二盖体41的高度相当。
[0036] 图5显示本发明封装结构的一实施例的剖视示意图。相较于图1的封装结构10，在图5的实施例中相同的元件予以相同元件编号。本发明封装结构50包括：衬底11、芯片52、第一感测裸片53、第二感测裸片14、封胶15及凝胶19。
[0037] 本发明封装结构50的所述第一感测裸片53与所述第二感测裸片14皆设置于所述所述芯片52的所述第一表面521，且所述第一感测裸片53通过所述第一导线16直接与所述芯片52电性连接，所述第二感测裸片14通过所述第三导线18直接与所述芯片52电性连接。
[0038] 图6显示本发明封装结构的一实施例的剖视示意图。相较于图1的封装结构10，在图6的实施例中相同的元件予以相同元件编号。本发明封装结构60包括：衬底61、芯片12、第一感测裸片63、第二感测裸片14、封胶15与凝胶19。
[0039] 本发明封装结构60的第一感测裸片63设置于衬底61的所述第一表面611，且第一感测裸片63与所述衬底61电性连接，如图6所示，第一感测裸片63透过第一导线16与衬底61电性连接，因此第一感测裸片63的感测讯号可以经由衬底61与第二导线17传送到芯片12，因此，本实施例的所述衬底61较佳地为有机衬底或陶瓷衬底。
[0040] 图7A显示本发明封装结构的一实施例的剖视示意图，图7B显示本发明图7A的封装结构的上视示意图，其中图7B不包括图7A的封胶15及凝胶19。配合参考图7A及图7B，相较于图1的封装结构10，在图7A及7B的实施例中相同的元件予以相同元件编号。本发明封装结构70包括衬底11、芯片12、第一感测裸片13、第二感测裸片14、封胶15、凝胶19与封闭屏障71。
[0041] 所述封闭屏障71设置于所述芯片12的所述第一表面121，且设置于所述第二感测裸片14及所述至少一第三导电接点124的周围，即设置于第二导电接点123与第三导电接点124之间，以及第二感测裸片14与第一导电接点122之间。所述封闭屏障(Dam)71可为环形或方形等，材料可为
环氧树脂(epoxy)。利用所述封闭屏障71，可防止封胶15溢胶到所述至少一第三导电接点124，以保护第二感测裸片14与芯片12之间的电性连接。
[0042] 图8A至图8G显示本发明图1的封装结构的制造工艺的一实施例的示意图。
[0043] 参考图8A，提供衬底11，所述衬底11具有第一表面111。接着，设置芯片12于所述衬底11的所述第一表面111，所述芯片12具有第一表面121、第一导电接点122、第二导电接点123及至少一第三导电接点124。
[0044] 参考图8B，设置第一感测裸片13于所述衬底11的所述第一表面111，再设置第一盖体21以覆盖于部分所述第一感测裸片13上，保护所述第一感测裸片13。
[0045] 参考图8C，电性连接所述芯片12与所述衬底11，及电性连接所述芯片12与所述第一感测裸片13。在一实施例中，利用至少一第一导线16电性连接所述第一感测裸片13与所述芯片12的至少一第一导电接点122，及利用至少一第二导线17电性连接所述衬底11与所述芯片12的至少一第二导电接点123。芯片。
[0046] 参考图8D，利用模具26及保护膜(film)27设置于所述芯片12的第一表面121，且与所述衬底11形成空间28。所述模具26具有相对应突出形状，且所述模具26的所述下表面261包括凹陷区262。所述保护膜27设置于所述模具26的下表面261，以避免模具26损害所述芯片12的第一表面121。
[0047] 参考图8E，注入封胶15于所述空间28内，以包覆所述衬底11的所述第一表面111、所述芯片12的部分第一表面121及所述第一感测裸片13，由于模具26及保护膜27设置于所述芯片12的第一表面121，因所述模具26相对应突出形状，所述封胶15形成缺口
151以显露所述芯片12的所述第一表面121。对封胶15进行
烘烤使其交联。由于模具26具有凹陷区262，以容纳受
挤压的部分所述保护膜27，使得所述保护膜27不会因受挤压而部分突出，造成所述保护膜27无法平整压附于所述芯片12的所述第一表面121，以确保封胶15不会溢胶至所述保护膜27下及所述芯片12的第一表面121之间。且所述保护膜27还可覆盖至少一第三导电接点124，使封胶15不会包覆至少一第三导电接点124。
[0048] 参考图8F，堆叠第二感测裸片14于所述芯片12的所述第一表面121，且设置于所述缺口151内。
[0049] 参考图8G，电性连接所述第二感测裸片14与所述芯片12。在一实施例中，利用至少一第三导线电性18连接所述第二感测裸片14与所述芯片12的至少一第三导电接点124。
[0050] 本发明制造工艺另包括设置凝胶19的步骤，以凝胶19包覆所述至少一第三导线18及所述至少一第三导电接点124，如图1所示。
[0051] 利用本发明制造工艺，不须利用常规预先开模技术，无须预先开模及客制化的相关成本，故可降低成本。并且，因凝胶19的硬化温度较封胶15的硬化温度低，先注入封胶15且硬化后再设置凝胶19及硬化，可提高封装结构产品的可靠度。
[0052] 图9A至图9C显示本发明图7A封装结构的制造工艺的一实施例的示意图，请配合参考图8A至图8B，在一实施例中，制作图7A的封装结构70中的提供衬底11、设置芯片12及设置第一感测裸片13的步骤，与图8A至图8B的步骤相同，不再叙述。
[0053] 参考图9A，设置封闭屏障71于芯片12的所述第一表面121上，且在所述至少一第三导电接点124周围外。接着，利用至少一第一导线16电性连接所述第一感测裸片13与所述芯片12的至少一第一导电接点122，及利用至少一第二导线17电性连接所述衬底11与所述芯片12的至少一第二导电接点123。
[0054] 参考图9B，利用模具76设置于所述封闭屏障71上，且抵顶所述封闭屏障71。模具76与所述衬底11形成空间77，且模具76抵顶所述封闭屏障71。
[0055] 参考图9C，注入所述封胶15于所述空间77内，由于模具76抵顶所述封闭屏障71，封胶15不会溢胶至所述模具76的下表面761与所述芯片12的第一表面121之间，故封胶15不会包覆至少一第三导电接点124而影响芯片12的电性连接。相较于图8D，因设置所述封闭屏障71，故不需要图8D的所述保护膜27。
[0056] 请配合参考图8F至图8G，在一实施例中，后续制作图7的封装结构70的设置第二感测裸片14及电性连接第二感测裸片14与芯片12的步骤，与图8F至图8G的步骤相同，不再叙述。
[0057] 图10显示本发明的制造工艺的模具36的一实施例的示意图，所述模具36具有主体361、至少一突出柱362及至少一缓冲材料363。所述主体361另具有至少一孔洞364以容置至少一突出柱362，缓冲材料363设置于突出柱362的底部。缓冲材料363可为O形环(O-ring)所述突出柱362的相对应突出形状用以形成如图1的缺口151。保护膜37包覆所述主体361与所述突出柱362。
[0058] 由于所述突出柱362与所述主体361并非一体成型，其为可上下活动的装置，及缓冲材料363设置于突出柱362的底部，且所述缓冲材料363具有热阻性与弹性，即当芯片12具有高度差异时，可活动的突出柱362及具有弹性的缓冲材料363可以补偿芯片12的高度差异，避免所述突出柱362抵压芯片12时造成芯片12产生裂缝(crack)的情形，以提高产品良率。
[0059] 图11A至图11C显示本发明一封装结构的制造工艺的一实施例的示意图，请配合参考图8A至图8B，在一实施例中，制作所述封装结构中的提供衬底11、设置芯片12及设置第一感测裸片13的步骤，与图8A至图8B的步骤相同，不再叙述。
[0060] 参考图11A，设置中空盒101于所述芯片12的所述第一表面121。所述中空盒101呈倒U形，其开口朝下，且设置于所述至少一第三导电接点124周围外。
[0061] 所述中空盒101定义中空的空间，且所述中空盒的材料可为金属、塑化物或
碳化物等材质。
[0062] 参考图11B，注入封胶25以包覆所述衬底11的所述第一表面111、所述芯片12的部分第一表面121、所述第一感测裸片13及所述中空盒101。由于所述中空盒101定义所述中空的空间，使得封胶15不会流至所述芯片12的所述中空盒101内的部分所述第一表面121。且因所述至少一第三导电接点124在所述中空盒101内，使封胶15不会包覆所述至少一第三导电接点124。相较于图8D及图9B，因设置所述中空盒101，故不需要图8D的相对应突出形状的模具26及保护膜27，也不需要图9B的封闭屏障71。另外，于其它实施例中(未绘示)，所述中空盒101还可设置于所述衬底上或是任何需要形成一空间以容纳感测裸片之处，相较于使用特
制模具制作出相对应的空间以容纳感测裸片较为弹性。
[0063] 参考图11C，
研磨部分封胶25及部分中空盒101，使所述中空盒101成为环状
侧壁102。在所述环状侧壁102内则形成缺口251。
[0064] 请配合参考图8F至图8G，在一实施例中，后续在所述缺口251内设置第二感测裸片14及电性连接第二感测裸片14与芯片12的步骤，即环状侧壁102环绕第二感测裸片14，此步骤与图8F至图8G的步骤相同，不再叙述。
[0065] 图12A至图12D显示本发明一封装结构的制造工艺的一实施例的示意图，请配合参考图8A至图8B，在一实施例中，制作所述封装结构中的提供衬底11、设置芯片12及设置第一感测裸片13的步骤，与图8A至图8B的步骤相同，不再叙述。
[0066] 参考图12A，堆叠第二感测裸片14于所述芯片12的所述第一表面121。接着，电性连接所述第二感测裸片14与所述芯片12。在一实施例中，利用至少一第三导线电性18连接所述第二感测裸片14与所述芯片12的至少一第三导电接点124。
[0067] 参考图12B，设置中空盒103于所述芯片12的所述第一表面121。所述中空盒103呈倒U形，其开口朝下，且设置于所述第二感测裸片14及所述至少一第三导电接点124周围外。即，所述中空盒103罩于所述第二感测裸片14及所述至少一第三导电接点124外。所述中空盒103定义中空的空间，且所述第二感测裸片14及所述至少一第三导电接点124于所述中空的空间内。
[0068] 参考图12C，注入封胶45以包覆所述衬底11的所述第一表面111、所述芯片12的部分第一表面121、所述第一感测裸片13及所述中空盒103。由于所述中空盒103定义所述中空的空间，使得封胶15不会流至所述芯片12的所述中空盒103内的部分所述第一表面121。且因所述第二感测裸片14及所述至少一第三导电接点124在所述中空盒103内，使封胶45不会包覆所述第二感测裸片14及所述至少一第三导电接点124。
[0069] 参考图12D，研磨部分封胶45及部分中空盒103，使所述中空盒103成为环形侧壁104。在所述环形侧壁104内则形成缺口451。所述第二感测裸片14及所述至少一第三导电接点124在所述缺口451内。
[0070] 上述实施例仅为说明本发明的原理及其功效，而非用以限制本发明。因此，所属领域的技术人员对上述实施例进行
修改及变化仍不脱本发明的精神。本发明的权利范围应如后述的
权利要求书所列。
