技术领域
[0001] 本
发明属于半导体集成
电路制造领域，涉及一种半导体结构及其制作方法。
背景技术
[0002] 平面结构的NAND闪存已接近其实际扩展极限，给半导体
存储器行业带来严峻挑战。新的3D NAND技术，垂直堆叠了多层数据存储单元，具备卓越的
精度。该技术可支持在更小的空间内容纳更高存储容量，进而带来很大的成本节约、能耗降低，以及大幅的性能提升以全面满足众多消费类移动设备和要求最严苛的企业部署的需求。
[0003] 现有的3D NAND的
晶圆切割道里填的全是
硅酸乙酯(TEOS)，膜层应
力与存储阵列区的氮化硅/
氧化硅堆叠结构(NO stack)存在很大间隙，导致晶圆切割道里的对准(Overlay，简称OVL)程度无法准确反映存储阵列区的对准程度，从而导致工艺偏移。
[0004] 因此，如何提供一种新的半导体结构及其制作方法，以获得存储阵列区真实的对准表现，成为本领域技术人员亟待解决的一个重要技术问题。
发明内容
[0005] 鉴于以上所述
现有技术的缺点，本发明的目的在于提供一种半导体结构及其制作方法，用于解决现有技术中晶圆切割道里的对准程度无法准确反映芯片区域的对准程度，从而导致工艺偏移的问题。
[0006] 为实现上述目的及其他相关目的，本发明提供一种半导体结构的制作方法，包括以下步骤：
[0007] 提供一衬底，所述衬底中定义有多个芯片区域及位于相邻所述芯片区域之间的切割道区域；
[0008] 形成第一层级结构于所述衬底上，所述第一层级结构包括第一叠层结构，所述第一叠层结构包括在垂直方向上交替堆叠的第一材料层与第二材料层，所述第一叠层结构位于所述切割道区域的部分及位于所述芯片区域的部分均至少有一个侧面呈阶梯结构，且所述第一叠层结构位于所述切割道区域的部分中设有至少一个第一
沟道孔结构，所述第一叠层结构位于所述芯片区域的部分中设有至少一个第二沟道孔结构，所述第一沟道孔结构及所述第二沟道孔结构均垂直贯穿所述第一叠层结构；
[0009] 形成绝缘间隔层于所述第一层级结构上；
[0010] 形成第二层级结构于所述绝缘间隔层上，所述第二层级结构包括第二叠层结构，所述第二叠层结构包括在垂直方向上交替堆叠的第三材料层与第四材料层，所述第二叠层结构位于所述切割道区域的部分及位于所述芯片区域的部分均至少有一个侧面呈阶梯结构，且所述第二叠层结构位于所述切割道区域的部分中设有至少一个第三沟道孔结构，所述第二叠层结构位于所述芯片区域的部分中设有至少一个第四沟道孔结构，所述第三沟道孔结构及所述第四沟道孔结构均垂直贯穿所述第二叠层结构与所述绝缘间隔层，且所述第三沟道孔结构对准所述第一沟道孔结构，所述第四沟道孔结构对准所述第二沟道孔结构。
[0011] 可选地，同步
刻蚀所述第一叠层结构位于所述切割道区域的部分及位于所述芯片区域的部分，使所述第一叠层结构位于所述切割道区域的部分及位于所述芯片区域的部分均至少有一个侧面呈所述阶梯结构；同步刻蚀所述第二叠层结构位于所述切割道区域的部分及位于所述芯片区域的部分，使所述第二叠层结构位于所述切割道区域的部分及位于所述芯片区域的部分均至少有一个侧面呈所述阶梯结构。
[0012] 可选地，所述第一叠层结构位于所述切割道区域的部分呈至少一个金字塔结构，所述第二叠层结构位于所述切割道区域的部分呈至少一个金字塔结构。
[0013] 可选地，所述切割道区域的所述阶梯结构的台阶宽度小于所述芯片区域的所述阶梯结构的台阶宽度。
[0014] 可选地，所述第一材料层与所述第二材料层其中之一包括牺牲层或栅极层，所述第三材料层与所述第四材料层其中之一包括牺牲层或栅极层。
[0015] 可选地，形成所述第一层级结构还包括形成第一绝缘介质层于所述第一叠层结构侧面的步骤；形成所述第二层级结构还包括形成第二绝缘介质于所述第二叠层结构侧面的步骤。
[0016] 可选地，所述第一沟道孔结构作为沟道套刻标记及沟道对准标记中的至少一种；所述第三沟道孔结构作为沟道套刻标记及沟道对准标记中的至少一种。
[0017] 可选地，所述第一沟道孔结构、所述第二沟道孔结构、所述第三沟道孔结构及所述第四沟道孔结构均包括沟道孔及位于所述沟道孔中的存储器膜与存储器沟道，所述存储器膜位于所述沟道孔的
侧壁与所述存储器沟道之间。
[0018] 可选地，形成所述第一沟道孔结构、所述第二沟道孔结构、所述第三沟道孔结构及所述第四沟道孔结构均包括以下步骤：形成沟道孔，依次形成存储器膜与存储器沟道于所述沟道孔中，所述存储器膜位于所述沟道孔的侧壁与所述存储器沟道之间。
[0019] 本发明还提供一种半导体结构，包括：
[0020] 衬底，所述衬底中定义有多个芯片区域及位于相邻所述芯片区域之间的切割道区域；
[0021] 第一层级结构，位于所述衬底上，所述第一层级结构包括第一叠层结构，所述第一叠层结构包括在垂直方向上交替堆叠的第一材料层与第二材料层，所述第一叠层结构位于所述切割道区域的部分及位于所述芯片区域的部分均至少有一个侧面呈阶梯结构，且所述第一叠层结构位于所述切割道区域的部分中设有至少一个第一沟道孔结构，所述第一叠层结构位于所述芯片区域的部分中设有至少一个第二沟道孔结构，所述第一沟道孔结构及所述第二沟道孔结构均垂直贯穿所述第一叠层结构；
[0022] 绝缘间隔层，位于所述第一层级结构上；
[0023] 第二层级结构，位于所述绝缘间隔层上，所述第二层级结构包括第二叠层结构，所述第二叠层结构包括在垂直方向上交替堆叠的第三材料层与第四材料层，所述第二叠层结构位于所述切割道区域的部分及位于所述芯片区域的部分均至少有一个侧面呈阶梯结构，且所述第二叠层结构位于所述切割道区域的部分中设有至少一个第三沟道孔结构，所述第二叠层结构位于所述芯片区域的部分中设有至少一个第四沟道孔结构，所述第三沟道孔结构及所述第四沟道孔结构均垂直贯穿所述第二叠层结构与所述绝缘间隔层，且所述第三沟道孔结构对准所述第一沟道孔结构，所述第四沟道孔结构对准所述第二沟道孔结构。
[0024] 可选地，所述第一叠层结构位于所述切割道区域的部分呈至少一个金字塔结构，所述第二叠层结构位于所述切割道区域的部分呈至少一个金字塔结构。
[0025] 可选地，所述切割道区域的所述阶梯结构的台阶宽度小于所述芯片区域的所述阶梯结构的台阶宽度。
[0026] 可选地，所述第一材料层与所述第二材料层其中之一包括牺牲层或栅极层，所述第三材料层与所述第四材料层其中之一包括牺牲层或栅极层。
[0027] 可选地，所述第一层级结构还包括位于所述第一叠层结构侧面的第一绝缘介质层，所述第二层级结构还包括位于所述第二叠层结构侧面的第二绝缘介质层。
[0028] 可选地，所述第一沟道孔结构作为沟道套刻标记及沟道对准标记中的至少一种；所述第三沟道孔结构作为沟道套刻标记及沟道对准标记中的至少一种。
[0029] 可选地，所述第一沟道孔结构、所述第二沟道孔结构、所述第三沟道孔结构及所述第四沟道孔结构均包括沟道孔及位于所述沟道孔中的存储器膜与存储器沟道，所述存储器膜位于所述沟道孔的侧壁与所述存储器沟道之间。
[0030] 可选地，所述存储器膜包括隧穿绝缘层、电荷存储层及阻挡绝缘层，所述隧穿绝缘层与所述存储器沟道
接触，所述电荷存储层位于所述隧穿绝缘层与所述阻挡绝缘层之间。
[0031] 如上所述，本发明的半导体结构及其制作方法通过台阶的改版，在晶圆切割道里形成至少一具有阶梯结构的叠层结构，例如金字塔结构，该叠层结构包括在垂直方向上交替堆叠的两种材料层。本发明可以缓解晶圆切割道区域与芯片区域(特别是存储阵列区)的
应力差异，在晶圆切割道区域的叠层结构中形成沟道套刻标记或对准标记，可以保证晶圆切割到区域与芯片区域真实的对准表现一样，从而减少工艺偏移，有利于提高生产良率。
附图说明
[0032] 图1显示为一种示例3D NAND的晶圆切割道区域的局部剖面图。
[0033] 图2显示为一种示例3D NAND的芯片区域的局部剖面图。
[0034] 图3显示为本发明的半导体结构的制作方法的工艺
流程图。
[0035] 图4显示为本发明中所述衬底的局部平面布局图。
[0036] 图5-图6显示为本发明的半导体结构的制作方法形成第一层级结构于所述衬底上的示意图。
[0037] 图7-图8显示为本发明的半导体结构的制作方法形成绝缘间隔层于所述第一层级结构上的示意图。
[0038] 图9-图10显示为本发明的半导体结构的制作方法形成第二层级结构于所述绝缘间隔层上的示意图。
[0039] 元件标号说明
[0040] 衬底101
[0041] 绝缘间隔层102
[0042] 第一介质层103
[0043] 第二介质层104
[0044] 导电结构105
[0045] 第一堆叠结构106
[0046] 第一TEOS层107
[0047] 第一沟道孔结构108
[0048] 第二沟道孔结构109
[0049] 第二堆叠结构110
[0050] 第二TEOS层111
[0051] 第三沟道孔结构112
[0052] 第四沟道孔结构113
[0053] 芯片区域A
[0054] 切割道区域B
[0055] 标记202
[0056] 衬底203
[0057] 第一材料层204
[0058] 第二材料层205
[0059] 第一沟道孔结构206
[0060] 第二沟道孔结构207
[0061] 第一介质层208
[0062] 第二介质层209
[0063] 导电结构210
[0064] 存储器膜211
[0065] 存储器沟道212
[0066] 第一绝缘介质层213
[0067] 绝缘间隔层214
[0068] 第三材料层215
[0069] 第四材料层216
[0070] 第三沟道孔结构217
[0071] 第四沟道孔结构218
[0072] 存储器膜219
[0073] 存储器沟道220
[0074] 绝缘填充层221
[0075] 第二绝缘介质层222
具体实施方式
[0076] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本
说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0077] 请参阅图1至图10。需要说明的是，本
实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0078] 如图1及图2所示，分别显示为一种示例3D NAND的晶圆切割道区域与芯片区域的局部剖面图，
自下而上依次包括衬底101、第一层级结构、绝缘间隔层102及第二层级结构。
[0079] 具体的，所述衬底101表面可预先形成有其它膜层结构，例如第一介质层103与第二介质层104，可以根据实际需要进行调整。本实施例中，所述衬底101中还预先形成有导电结构105，所述导电结构105可以是选择性
外延生长(SEG)的导电材料。
[0080] 具体的，所述第一层级结构包括位于芯片区域的第一堆叠结构106及位于所述第一堆叠结构106周围及晶圆切割道区域的第一TEOS层107，并包括位于晶圆切割道区域的第一沟道孔结构108及位于芯片区域的第二沟道孔结构109，所述第一沟道孔结构108及所述第二沟道孔结构109的底端分别与相应的所述导电结构105接触，所述第一NO堆叠结构106的至少一侧面呈阶梯结构。其中，所述第一堆叠结构106可由第一材料和第二材料交替堆叠而成，第一材料可为氮化硅，第二材料可为氧化硅。
[0081] 具体的，所述第二层级结构包括位于芯片区域的第二堆叠结构110及位于所述第二堆叠结构110周围及晶圆切割道区域的第二TEOS层111，并包括位于晶圆切割道区域的第三沟道孔结构112及位于芯片区域的第四沟道孔结构113，所述第三沟道孔结构112及所述第四沟道孔结构113的底端分别与其下方的所述第一沟道孔结构108及所述第二沟道孔结构109接触。其中，所述第二堆叠结构110可由第一材料和第二材料交替堆叠而成，第一材料可为氮化硅，第二材料可为氧化硅。
[0082] 具体的，位于晶圆切割道区域的所述第一沟道孔结构108与所述第三沟道孔结构112作为套刻标记(OVL mark)或对准标记(alignment mark)，然而，由于晶圆切割道里填的全是TEOS，膜层应力与芯片区域的NO堆叠结构存在很大间隙，导致晶圆切割道里的对准程度无法准确反映芯片区域的对准程度，从而导致工艺偏移，例如图1中显示晶圆切割道区域的两层沟道孔结构对准了，但图2中显示芯片区域的两层沟道孔结构实际上没有对准。
[0083] 因此，本发明提供一种新的半导体结构及其制作方法，以获得存储阵列区真实的对准表现。
[0084] 实施例一
[0085] 本发明提供一种半导体结构的制作方法，请参阅图3，显示为该方法的工艺流程图，包括以下步骤：
[0086] 首先请参阅图4，执行步骤S1：提供一衬底，所述衬底中定义有多个芯片区域及位于相邻所述芯片区域之间的切割道区域。
[0087] 作为示例，图4显示为所述衬底的局部平面布局图，其中，两个芯片区域A之间设有切割道区域B，所述芯片区域A用于制造芯片201，所述切割道区域B用于制造标记202(例如套刻标记、对准标记)或测试结构(Test Key)。
[0088] 然后请参阅图5及图6，执行步骤S2：形成第一层级结构于所述衬底203上，所述第一层级结构包括第一叠层结构，所述第一叠层结构包括在垂直方向上交替堆叠的第一材料层204与第二材料层205，所述第一叠层结构位于所述切割道区域的部分及位于所述芯片区域的部分均至少有一个侧面呈阶梯结构，且所述第一叠层结构位于所述切割道区域的部分中设有至少一个第一沟道孔结构206，所述第一叠层结构位于所述芯片区域的部分中设有至少一个第二沟道孔结构207，所述第一沟道孔结构206及所述第二沟道孔结构207均垂直贯穿所述第一叠层结构，其中，图5显示为本步骤所呈现的切割道区域的局部剖面图，图6显示为本步骤所呈现的芯片区域的局部剖面图。
[0089] 作为示例，所述衬底203包括但不限于Si、SOI、Ge、SiGe、III-V族化合物等常规半导体衬底，其表面可预先形成有其它膜层结构，例如第一介质层208与第二介质层209，可以根据实际需要进行调整。本实施例中，所述衬底203中还预先形成有导电结构210，所述导电结构210可以是选择性外延生长(SEG)的导电材料。
[0090] 作为示例，所述第一材料层204与所述第二材料层205其中之一包括牺牲层或栅极层，另外一层包括隔离介质层，所述牺牲层用于后续替换成栅极层，所述隔离介质层用于相邻栅极层之间的绝缘。也就是说，可以在本步骤中完成第一叠层结构中牺牲层的替换，也可以暂时不替换，到后续与第二叠层结构中的牺牲层一起替换，此处不应过分限制本发明的保护范围。本实施例中，所述第一材料层204以氮化硅层为例，所述第二材料层以
二氧化硅层为例。
[0091] 作为示例，同步刻蚀所述第一叠层结构位于所述切割道区域的部分及位于所述芯片区域的部分，使所述第一叠层结构位于所述切割道区域的部分及位于所述芯片区域的部分均至少有一个侧面呈所述阶梯结构。
[0092] 作为示例，所述第一叠层结构位于所述切割道区域的部分呈至少一个金字塔结构，所述金字塔可以为三棱锥、四棱锥、六棱锥等，本实施例中，以四棱锥为例，且金字塔顶面大致为平台状，沟道孔结构位于平台区域。
[0093] 作为示例，所述切割道区域的所述阶梯结构的台阶宽度小于所述芯片区域的所述阶梯结构的台阶宽度，这是因为所述切割道区域的整体宽度远小于所述芯片区域，在台阶级数相同的情况下，所述切割道区域的所述阶梯结构的台阶宽度必然需要做得更窄。
[0094] 作为示例，所述第一沟道孔结构206作为沟道套刻标记(OVL mark)及沟道对准标记(Alignment mark)中的至少一种。
[0095] 作为示例，形成所述第一沟道孔结构206及所述第二沟道孔结构207均包括以下步骤：形成沟道孔，依次形成存储器膜211与存储器沟道212于所述沟道孔中，所述存储器膜211位于所述沟道孔的侧壁与所述存储器沟道212之间。
[0096] 作为示例，所述存储器膜211包括隧穿绝缘层、电荷存储层及阻挡绝缘层，所述隧穿绝缘层与所述存储器沟道接触，所述电荷存储层位于所述隧穿绝缘层与所述阻挡绝缘层之间。本实施例中，所述存储器膜211以ONO(氧化硅-氮化硅-氧化硅)为例。
[0097] 作为示例，所述第一沟道孔结构206及所述第二沟道孔结构207还填充有绝缘填充层221，由于所述沟道孔深宽比较高，所述绝缘填充层221中可能会形成有孔洞。
[0098] 作为示例，形成所述第一层级结构还包括形成第一绝缘介质层213于所述第一叠层结构侧面的步骤，所述第一绝缘介质层213的材质包括但不限于二氧化硅、氮化硅、TEOS等。
[0099] 再请参阅图7及图8，执行步骤S3：形成绝缘间隔层214于所述第一层级结构上，其中，图7显示为本步骤所呈现的切割道区域的局部剖面图，图8显示为本步骤所呈现的芯片区域的局部剖面图。
[0100] 具体的，可以采用
化学气相沉积、
物理气相沉积等方法形成所述绝缘间隔层214，所述绝缘间隔层214的材质包括但不限于二氧化硅、氮化硅、TEOS等。
[0101] 再请参阅图9及图10，执行步骤S4：形成第二层级结构于所述绝缘间隔层214上，所述第二层级结构包括第二叠层结构，所述第二叠层结构包括在垂直方向上交替堆叠的第三材料层215与第四材料层216，所述第二叠层结构位于所述切割道区域的部分及位于所述芯片区域的部分均至少有一个侧面呈阶梯结构，且所述第二叠层结构位于所述切割道区域的部分中设有至少一个第三沟道孔结构217，所述第二叠层结构位于所述芯片区域的部分中设有至少一个第四沟道孔结构218，所述第三沟道孔结构及所述第四沟道孔结构均垂直贯穿所述第二叠层结构与所述绝缘间隔层214，且所述第三沟道孔结构217对准所述第一沟道孔结构206，所述第四沟道孔结构218对准所述第二沟道孔结构207，其中，图9显示为本步骤所呈现的切割道区域的局部剖面图，图10显示为本步骤所呈现的芯片区域的局部剖面图。
[0102] 需要指出的是，上述对准是指位于上方的沟道孔结构的中
心轴与位于下方的沟道孔结构的中心轴在同一直线上或大致在同一直线上。
[0103] 作为示例，所述第三材料层215与所述第四材料层216其中之一包括牺牲层或栅极层，另外一层包括隔离介质层，所述牺牲层用于后续替换成栅极层，所述隔离介质层用于相邻栅极层之间的绝缘。
[0104] 作为示例，可以在本步骤中同时完成第一叠层结构与第二叠层结构中牺牲层的替换，也可以单独完成第二叠层结构中牺牲层的替换，此处不应过分限制本发明的保护范围。
[0105] 作为示例，同步刻蚀所述第二叠层结构位于所述切割道区域的部分及位于所述芯片区域的部分，使所述第二叠层结构位于所述切割道区域的部分及位于所述芯片区域的部分均至少有一个侧面呈所述阶梯结构。
[0106] 作为示例，所述第二叠层结构位于所述切割道区域的部分呈至少一个金字塔结构，所述金字塔可以为三棱锥、四棱锥、六棱锥等，本实施例中，以四棱锥为例，且金字塔顶面大致为平台状，沟道孔结构位于平台区域。
[0107] 作为示例，所述切割道区域的所述阶梯结构的台阶宽度小于所述芯片区域的所述阶梯结构的台阶宽度，这是因为所述切割道区域的整体宽度远小于所述芯片区域，在台阶级数相同的情况下，所述切割道区域的所述阶梯结构的台阶宽度必然需要做得更窄。
[0108] 作为示例，所述第三沟道孔结构217作为沟道套刻标记(OVL mark)及沟道对准标记(Alignment mark)中的至少一种。
[0109] 作为示例，形成所述第三沟道孔结构217及所述第四沟道孔结构218均包括以下步骤：形成沟道孔，依次形成存储器膜219与存储器沟道220于所述沟道孔中，所述存储器膜219位于所述沟道孔的侧壁与所述存储器沟道220之间。
[0110] 作为示例，所述存储器膜219包括隧穿绝缘层、电荷存储层及阻挡绝缘层，所述隧穿绝缘层与所述存储器沟道接触，所述电荷存储层位于所述隧穿绝缘层与所述阻挡绝缘层之间。本实施例中，所述存储器膜219以ONO(氧化硅-氮化硅-氧化硅)为例。
[0111] 作为示例，所述第三沟道孔结构217及所述第四沟道孔结构218还填充有绝缘填充层221，由于所述沟道孔深宽比较高，所述绝缘填充层221中可能会形成有孔洞。
[0112] 作为示例，形成所述第二层级结构还包括形成第二绝缘介质层222于所述第二叠层结构侧面的步骤，所述第二绝缘介质层222的材质包括但不限于二氧化硅、氮化硅、TEOS等。
[0113] 本实施例的半导体结构的制作方法通过台阶的改版，在晶圆切割道里形成至少一具有阶梯结构的叠层结构，例如金字塔结构，该叠层结构包括在垂直方向上交替堆叠的两种材料层，可以缓解晶圆切割道区域与芯片区域(特别是存储阵列区)的应力差异，在晶圆切割道区域的叠层结构中形成沟道套刻标记或对准标记，可以保证晶圆切割到区域与芯片区域真实的对准表现一样，例如图9显示中晶圆切割道区域的两层沟道孔结构对准了，此时图10中显示芯片区域的两层沟道孔结构也处于对准状态。因此本实施例的半导体结构的制作方法可以减少工艺偏移，有利于提高生产良率。
[0114] 实施例二
[0115] 本实施例中提供一种半导体结构，请参阅图9及图10，其中图9显示为该半导体结构切割道区域的局部剖面图，图10显示为该半导体结构芯片区域的局部剖面图，该半导体结构包括：衬底203、第一层级结构、绝缘间隔层214及第二层级结构，其中，所述衬底203中定义有多个芯片区域及位于相邻所述芯片区域之间的切割道区域，所述第一层级结构位于所述衬底203上，所述第一层级结构包括第一叠层结构，所述第一叠层结构包括在垂直方向上交替堆叠的第一材料层204与第二材料层205，所述第一叠层结构位于所述切割道区域的部分及位于所述芯片区域的部分均至少有一个侧面呈阶梯结构，且所述第一叠层结构位于所述切割道区域的部分中设有至少一个第一沟道孔结构206，所述第一叠层结构位于所述芯片区域的部分中设有至少一个第二沟道孔结构207，所述第一沟道孔结构206及所述第二沟道孔结构207均垂直贯穿所述第一叠层结构；所述绝缘间隔层214位于所述第一层级结构上；所述第二层级结构位于所述绝缘间隔层214上，所述第二层级结构包括第二叠层结构，所述第二叠层结构包括在垂直方向上交替堆叠的第三材料层215与第四材料层216，所述第二叠层结构位于所述切割道区域的部分及位于所述芯片区域的部分均至少有一个侧面呈阶梯结构，且所述第二叠层结构位于所述切割道区域的部分中设有至少一个第三沟道孔结构217，所述第二叠层结构位于所述芯片区域的部分中设有至少一个第四沟道孔结构218，所述第三沟道孔结构及所述第四沟道孔结构均垂直贯穿所述第二叠层结构与所述绝缘间隔层214，且所述第三沟道孔结构217对准所述第一沟道孔结构206，所述第四沟道孔结构218对准所述第二沟道孔结构207。
[0116] 需要指出的是，上述对准是指位于上方的沟道孔结构的中心轴与位于下方的沟道孔结构的中心轴在同一直线上或大致在同一直线上。
[0117] 作为示例，所述衬底203包括但不限于Si、SOI、Ge、SiGe、III-V族化合物等常规半导体衬底，其表面还设有其它膜层结构，例如第一介质层208与第二介质层209，可以根据实际需要进行调整。本实施例中，所述衬底203中还设有导电结构210，所述导电结构210可以是选择性外延生长(SEG)的导电材料。
[0118] 作为示例，所述第一材料层204与所述第二材料层205其中之一包括牺牲层或栅极层，另外一层包括隔离介质层，所述第三材料层215与所述第四材料层216其中之一包括牺牲层或栅极层，另外一层包括隔离介质层，所述牺牲层用于后续替换成栅极层，所述隔离介质层用于相邻栅极层之间的绝缘。
[0119] 作为示例，所述第一、第二叠层结构位于所述切割道区域的部分呈至少一个金字塔结构，所述金字塔可以为三棱锥、四棱锥、六棱锥等，本实施例中，以四棱锥为例，且金字塔顶面大致为平台状，沟道孔结构位于平台区域。
[0120] 作为示例，所述切割道区域的所述阶梯结构的台阶宽度小于所述芯片区域的所述阶梯结构的台阶宽度，这是因为所述切割道区域的整体宽度远小于所述芯片区域，在台阶级数相同的情况下，所述切割道区域的所述阶梯结构的台阶宽度必然需要做得更窄。
[0121] 作为示例，所述第一、第三沟道孔结构作为沟道套刻标记(OVL mark)及沟道对准标记(Alignment mark)中的至少一种。
[0122] 作为示例，所述第一沟道孔结构、所述第二沟道孔结构、所述第三沟道孔结构及所述第四沟道孔结构均包括沟道孔及位于所述沟道孔中的存储器膜与存储器沟道，所述存储器膜位于所述沟道孔的侧壁与所述存储器沟道之间。
[0123] 作为示例，所述存储器膜包括隧穿绝缘层、电荷存储层及阻挡绝缘层，所述隧穿绝缘层与所述存储器沟道接触，所述电荷存储层位于所述隧穿绝缘层与所述阻挡绝缘层之间。本实施例中，所述存储器膜以ONO(氧化硅-氮化硅-氧化硅)为例。
[0124] 作为示例，所述第一沟道孔结构206、所述第二沟道孔结构207、所述第三沟道孔结构217及所述第四沟道孔结构218还填充有绝缘填充层221，由于所述沟道孔深宽比较高，所述绝缘填充层中可能会形成有孔洞。
[0125] 作为示例，所述第一层级结构还包括位于所述第一叠层结构侧面的第一绝缘介质层213，所述第二层级结构还包括位于所述第二叠层结构侧面的第二绝缘介质层222，所述第一、第二绝缘介质层的材质包括但不限于二氧化硅、氮化硅、TEOS等。
[0126] 本发明的半导体结构中，在晶圆切割道里设有至少一具有阶梯结构的叠层结构，例如金字塔结构，该叠层结构包括在垂直方向上交替堆叠的两种材料层，可以缓解晶圆切割道区域与芯片区域(特别是存储阵列区)的应力差异，沟道套刻标记或对准标记设于晶圆切割道区域的叠层结构中，可以保证晶圆切割到区域与芯片区域真实的对准表现一样，从而减少工艺偏移，有利于提高生产良率。
[0127] 综上所述，本发明的半导体结构及其制作方法通过台阶的改版，在晶圆切割道里形成至少一具有阶梯结构的叠层结构，例如金字塔结构，该叠层结构包括在垂直方向上交替堆叠的两种材料层。本发明可以缓解晶圆切割道区域与芯片区域(特别是存储阵列区)的应力差异，在晶圆切割道区域的叠层结构中形成沟道套刻标记或对准标记，可以保证晶圆切割到区域与芯片区域真实的对准表现一样，从而减少工艺偏移，有利于提高生产良率。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0128] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的
权利要求所涵盖。
