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集成芯片及其形成方法

阅读：46发布：2020-05-08

专利汇可以提供集成芯片及其形成方法专利检索，专利查询，专利分析的服务。并且在一些实施例中，本发明涉及一种形成集成芯片的方法。该方法通过以下步骤执行：在底部电极层上方形成磁隧道结 (MTJ)层，以及在MTJ层上方形成牺牲介电层。图案化牺牲介电层以限定空腔，并且在空腔内形成顶部电极材料。去除牺牲介电层，并且在去除牺牲介电层之后，根据顶部电极材料图案化MTJ层以限定MTJ堆叠件。本发明的实施例还涉及集成芯片。，下面是集成芯片及其形成方法专利的具体信息内容。

权利要求

1.一种形成集成芯片的方法，包括：
在底部电极层上方形成磁隧道结(MTJ)层；
在所述磁隧道结层上方形成牺牲介电层；
图案化所述牺牲介电层以限定空腔；
在所述空腔内形成顶部电极材料；
去除所述牺牲介电层；以及
在去除所述牺牲介电层之后，根据所述顶部电极材料图案化所述磁隧道结层以限定磁隧道结堆叠件。
2.根据权利要求1所述的方法，还包括：
在限定所述空腔的所述牺牲介电层的表面上沉积粘合层；以及
在所述粘合层上沉积所述顶部电极材料以填充所述空腔。
3.根据权利要求2所述的方法，其中，在根据所述顶部电极材料图案化所述磁隧道结层之后，所述粘合层具有从所述顶部电极材料的底面至所述粘合层的顶面测量的第一高度，并且所述顶部电极材料具有从所述顶部电极材料的底面至所述顶部电极材料的顶面测量的第二高度，所述第二高度大于所述第一高度。
4.根据权利要求3所述的方法，其中，用于根据所述顶部电极材料图案化所述磁隧道结层的蚀刻工艺去除所述粘合层的部分并且使所述粘合层的面向远离所述顶部电极材料的最外侧壁弯曲。
5.根据权利要求1所述的方法，其中，所述顶部电极材料的高度在所述磁隧道结层的图案化期间减小。
6.根据权利要求1所述的方法，还包括：
在所述磁隧道结层上方和所述牺牲介电层下方形成覆盖膜，使得图案化所述牺牲介电层暴露所述覆盖膜的顶面。
7.根据权利要求6所述的方法，还包括：
图案化所述覆盖膜以在所述磁隧道结层上方限定覆盖层，其中，所述覆盖层具有从所述覆盖层的中心到所述覆盖层的最外侧壁增大的厚度。
8.一种形成集成芯片的方法，包括：
在底部电极层上方形成磁隧道结(MTJ)层；
在所述磁隧道结层上方沉积牺牲层；
蚀刻所述牺牲层以形成由所述牺牲层的侧壁限定的空腔；
在限定所述空腔的所述牺牲层的侧壁上和所述牺牲层的侧壁之间沉积粘合层；
在所述粘合层上方和所述空腔内形成导电材料，其中，所述粘合层接触所述导电材料的侧壁和底面；
去除所述牺牲层；以及
根据所述导电材料和所述粘合层图案化所述磁隧道结层，以限定磁隧道结(MTJ)堆叠件。
9.根据权利要求8所述的方法，还包括：
在沉积所述牺牲层之前，在所述磁隧道结层上方形成覆盖膜；以及
图案化所述覆盖膜以限定覆盖层。
10.一种集成芯片，包括：
一个或多个下部互连层，布置在衬底上方的一个或多个堆叠的层间介电(ILD)层内；
蚀刻停止结构，设置在所述一个或多个下部互连层上方；
底部电极，设置在所述蚀刻停止结构上方，其中，所述底部电极与所述一个或多个下部互连层电接触；
磁隧道结(MTJ)堆叠件，设置在所述底部电极上方，其中，所述磁隧道结堆叠件具有相对于所述磁隧道结堆叠件的底面以第一角度布置的侧壁；以及
顶部电极，设置在所述磁隧道结堆叠件上方，其中，所述顶部电极具有相对于所述顶部电极的底面以第二角度布置的侧壁，所述第二角度大于所述第一角度。

说明书全文

集成芯片及其形成方法

技术领域

[0001] 本发明的实施例涉及集成芯片及其形成方法。

背景技术

[0002] 许多现代电子器件包含配置为存储数据的电子存储器。电子存储器可以是易失性存储器或非易失性存储器。易失性存储器在供电时存储数据，而非易失性存储器能够在断电时存储数据。磁阻随机存取存储器(MRAM)器件是一种非易失性存储器，它是下一代非易失性电子存储器的有前景的候选，因为与其他常用的非易失性存储器相比，MRAM器件提供更快的速度并且具有更长的寿命。与当前的易失性存储器(诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM))相比，MRAM通常具有相似的性能和密度，但功耗更低。

发明内容

[0003] 本发明的实施例提供了一种形成集成芯片的方法，包括：在底部电极层上方形成磁隧道结(MTJ)层；在所述磁隧道结层上方形成牺牲介电层；图案化所述牺牲介电层以限定空腔；在所述空腔内形成顶部电极材料；去除所述牺牲介电层；以及在去除所述牺牲介电层之后，根据所述顶部电极材料图案化所述磁隧道结层以限定磁隧道结堆叠件。

[0004] 本发明的另一实施例提供了一种形成集成芯片的方法，包括：在底部电极层上方形成磁隧道结(MTJ)层；在所述磁隧道结层上方沉积牺牲层；蚀刻所述牺牲层以形成由所述牺牲层的侧壁限定的空腔；在限定所述空腔的所述牺牲层的侧壁上和所述牺牲层的侧壁之间沉积粘合层；在所述粘合层上方和所述空腔内形成导电材料，其中，所述粘合层接触所述导电材料的侧壁和底面；去除所述牺牲层；以及根据所述导电材料和所述粘合层图案化所述磁隧道结层，以限定磁隧道结(MTJ)堆叠件。

[0005] 本发明的又一实施例提供了一种集成芯片，包括：一个或多个下部互连层，布置在衬底上方的一个或多个堆叠的层间介电(ILD)层内；蚀刻停止结构，设置在所述一个或多个下部互连层上方；底部电极，设置在所述蚀刻停止结构上方，其中，所述底部电极与所述一个或多个下部互连层电接触；磁隧道结(MTJ)堆叠件，设置在所述底部电极上方，其中，所述磁隧道结堆叠件具有相对于所述磁隧道结堆叠件的底面以第一角度布置的侧壁；以及顶部电极，设置在所述磁隧道结堆叠件上方，其中，所述顶部电极具有相对于所述顶部电极的底面以第二角度布置的侧壁，所述第二角度大于所述第一角度。附图说明

[0006] 当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

[0007] 图1示出了具有磁阻随机存取存储器(MRAM)器件的集成芯片的一些实施例的截面图，磁阻随机存取存储器(MRAM)器件包括位于顶部电极与底部电极之间的磁隧道结(MTJ)堆叠件。

[0008] 图2示出了具有MRAM器件的集成芯片的一些额外的实施例的截面图，该MRAM器件包括位于底部电极和顶部电极之间的MTJ堆叠件，该顶部电极部分地由粘合层围绕。

[0009] 图3A至图3B示出了具有MRAM器件的集成芯片的一些额外的实施例，该MRAM器件包括由侧壁间隔件围绕的位于顶部电极和底部电极之间的MTJ堆叠件。

[0010] 图4A至图4B示出了具有MRAM器件的集成芯片的一些额外的实施例，该MRAM器件包括由侧壁间隔件围绕的位于顶部电极和底部电极之间的MTJ堆叠件。

[0011] 图5示出了具有MRAM器件的集成芯片的一些额外的实施例，该MRAM器件包括由侧壁间隔件围绕的位于顶部电极和底部电极之间的MTJ堆叠件。

[0012] 图6示出了具有包括MTJ堆叠件的嵌入式MRAM器件的集成芯片的截面图。

[0013] 图7至图19示出了形成具有MRAM器件的集成芯片的方法的一些实施例的截面图，该MRAM器件包括位于顶部电极和底部电极之间的MTJ堆叠件。

[0014] 图20示出了形成具有MRAM器件的集成芯片的方法的一些实施例的流程图，该MRAM器件包括位于顶部电极和底部电极之间的MTJ堆叠件。

具体实施方式

[0015] 以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

[0016] 此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。

[0017] 磁阻随机存取存储器(MRAM)器件包括布置在顶部电极和底部电极之间的磁隧道结(MTJ)堆叠件。MTJ堆叠件包括布置在两个磁性层之间的薄绝缘层。许多MTJ组成MRAM器件，MRAM器件使用磁取向读取、写入和存储数据。随着技术发展为更小和更有效，通常需要调整制造方法以适应更小的尺寸。

[0018] 通常，可以通过在底部电极层上方沉积MTJ层，以及在MTJ层上方沉积顶部电极层来形成MRAM器件。然后在顶部电极层上方沉积硬掩模结构。根据硬掩模结构，顶部电极层经历第一蚀刻。然后，将硬掩模结构的剩余部分和顶部电极层用作用于MTJ层的第二蚀刻的掩模，以形成MTJ堆叠件。

[0019] 通常，第一蚀刻可以以不同的横向蚀刻速率蚀刻顶部电极层的不同部分，导致产生的顶部电极具有变形，尤其是当顶部电极由多于一层的材料制成时。例如，在第一蚀刻之后，与具有较低横向蚀刻速率的其他顶部电极层相比，具有较高横向蚀刻速率的顶部电极层将具有小的宽度。因此，在第一蚀刻之后，具有多于一层材料的顶部电极将不具有光滑的侧壁。当第一蚀刻产生顶部电极的非均匀宽度时，对第二蚀刻的临界控制导致MTJ堆叠件的非均匀宽度。MTJ堆叠件的非均匀宽度导致MTJ中的磁特性控制问题，这影响MRAM读取、写入和存储数据的可靠性。

[0020] 在本发明中，提出了一种制造MTJ堆叠件的新方法以产生可靠的MRAM器件。新的制造方法消除了顶部电极蚀刻，使得改进对顶部电极结构和随后的MTJ堆叠件的临界尺寸的控制。

[0021] 图1示出了包括MRAM单元的集成芯片100的一些实施例的截面图。

[0022] 集成芯片100包括布置在衬底102上方的MRAM单元101。MRAM单元101包括MTJ堆叠件116，MTJ堆叠件116通过嵌入在介电结构106内的一个或多个下部互连层109与衬底102分隔开。介电结构106可以包括一个或多个堆叠的层间介电(ILD)层。在许多实施例中，一个或多个下部互连层109包括互连通孔108和互连线110，互连线108和互连线110配置为将底部电极114连接到第一存取晶体管104。MRAM单元101包括顶部电极122和底部电极114，它们通过MTJ堆叠件116彼此分隔开。

[0023] 在一些实施例中，介电结构106包括蚀刻停止结构112，蚀刻停止结构112布置在围绕一个或多个下部互连层109的下部介电结构106a和围绕MRAM单元101的上部介电结构106b之间。在这样的实施例中，底部电极114突出穿过蚀刻停止结构112以电连接到一个或多个下部互连层109。上部互连结构126耦合到顶部电极122。在一些实施例中，覆盖层118可以布置在MTJ堆叠件116上方和顶部电极122下方以增强结构特性，并且因此保护MTJ堆叠件
116的磁性。覆盖层118具有与MTJ堆叠件116的外侧壁对准的外侧壁。

[0024] 在许多实施例中，顶部电极122具有圆形上部拐角，该圆形上部拐角耦合到顶部电极122的侧壁。顶部电极122的侧壁以角度A与顶部电极122的底面相交。MTJ堆叠件116具有平滑的侧壁，该平滑的侧壁以角度B与MTJ堆叠件116的底面相交，该角度B小于或等于角度A。例如，角度A可以在约80°和约90°之间的范围内。角度B可以在约70°和约90°之间的范围内。

[0025] 角度A大于角度B，因为顶部电极122经受单次蚀刻，该蚀刻在下面的MTJ堆叠件116的图案化期间发生。通过使顶部电极122经受单次蚀刻(而不是顶部电极122的图案化期间的第一蚀刻和MTJ堆叠件116的图案化期间的第二蚀刻)，能够更精确地控制顶部电极122的临界尺寸。例如，顶部电极122的临界尺寸可以在约15纳米和约150纳米之间的范围内。通过更精确地控制顶部电极122的临界尺寸，能够更精确地控制MTJ堆叠件116的临界尺寸，使得MRAM器件具有良好的读取和写入数据的可靠性。

[0026] 图2示出了包括MRAM单元的集成芯片200的截面图的额外的实施例。

[0027] 集成芯片200包括布置在衬底102上方的MRAM单元101。MRAM单元101包括顶部电极122和底部电极114，它们通过MTJ堆叠件116彼此分隔开。MTJ堆叠件116包括通过薄的隧道阻挡层116b与上部铁磁电极116a分隔开的下部铁磁电极116c。下部铁磁电极116c耦合到底部电极114。在一些实施例中，底部电极114的宽度大于下部铁磁电极116c的宽度。上部铁磁电极116a电耦合到顶部电极122。穿过薄隧道阻挡层116b在上部铁磁电极116a和下部铁磁电极116c之间发生电子隧穿。下部铁磁电极116c和上部铁磁电极116a的磁取向的关系确定MRAM单元是否将读取、写入或存储数据。下部铁磁电极116c、薄隧道阻挡层116b、上部铁磁电极116a和覆盖层118的外侧壁对准并且一起具有连续的光滑表面。

[0028] 在一些实施例中，覆盖层118可以布置在MTJ堆叠件116上方并且在顶部电极122下方。覆盖层118可以具有在约0.5纳米和约15纳米之间的范围内的厚度。覆盖层118可以由例如钽、钛、氮化钽、氮化钛或它们的组合制成，并且顶部电极122可以由一种或多种导电材料制成，例如，钽、钛、氮化钽、氮化钛、钨、钌或它们的层状组合。覆盖层118的厚度可以在约0.5纳米至约15纳米的范围内。

[0029] 通常，在覆盖层118和顶部电极122的界面处存在差的粘附性。因此，在一些实施例中，位于顶部电极122和覆盖层118之间的粘合层120改善顶部电极122和覆盖层118之间的粘附性。在一些实施例中，粘合层120可以包括或者是扩散阻挡层。在一些实施例中，粘合层120可以具有直接接触覆盖层118的下表面和直接接触顶部电极122的上表面。覆盖层118具有下表面，该下表面的宽度近似等于上部铁磁电极116a的上表面的宽度。粘合层120可以包括例如钽、钛、氮化钽、氮化钛或它们的组合。

[0030] 在一些实施例中，粘合层120是连续的并且沿着顶部电极122的侧壁和顶部电极122的底面。在这样的实施例中，顶部电极122具有从顶部电极122的底面测量的第一最大高度h1。第一最大高度h1可以测量在约10纳米和约100纳米之间的范围内。粘合层120具有内侧壁，该内侧壁具有从顶部电极122的底面测量的第二最大高度h2。由于图案化步骤期间的蚀刻速率的差异，第二最大高度h2测量为比第一最大高度h1小约2纳米和约6纳米之间的范围。
粘合层120具有外侧壁，该外侧壁具有从顶部电极122的底面测量的第三最大高度h3。由于蚀刻效应，第三最大高度h3测量为比第二最大高度h2小约1纳米至约5纳米的范围。在一些实施例中，粘合层120的内侧壁通过圆形拐角连接到粘合层的外侧壁。

[0031] 图3A示出了包括MRAM单元的集成芯片300的截面图的额外的实施例。

[0032] 除了侧壁间隔件124之外，图3A包括与图2的集成芯片200相同的部件。侧壁间隔件124由介电材料制成。在一些实施例中，侧壁间隔件124的外侧壁与底部电极114的外侧壁对准。上部互连结构126突出穿过侧壁间隔件124，使得上部互连结构126耦合到顶部电极122。

[0033] 如图3B的顶视图302所示，侧壁间隔件124围绕顶部电极122，使得顶部电极122与介电结构106分隔开。在一些实施例中，粘合层120(例如，扩散阻挡层)将顶部电极122与侧壁间隔件124分隔开。在一些实施例中，顶部电极122和侧壁间隔件124具有类似于同心圆的顶视图。在其他实施例中，顶部电极122和侧壁间隔件124的顶视图可以例如具有类似椭圆形、四边形或多边形的顶视图。

[0034] 图4A示出包括MRAM单元的集成芯片400的截面图的额外的实施例。

[0035] 图4A包括具有与图3A中所示的侧壁间隔件124不同的形状的侧壁间隔件124。在图4A中，侧壁间隔件124具有弯曲的外侧壁，使得侧壁间隔件124的侧壁的厚度从侧壁间隔件
124的底面到侧壁间隔件124的顶面减小。如图4A所示，在一些实施例中，侧壁间隔件124不覆盖顶部电极122的顶面。

[0036] 图4B表示由集成芯片400的图4A中的框402概述的放大图示。如图4B所示，在一些实施例中，覆盖层118具有不平坦的上表面。例如，在一些实施例中，覆盖层118的厚度t从覆盖层118的中心到覆盖层118的外侧壁增大，从而使覆盖层118具有凹形上表面。在这样的实施例中，粘合层120和/或顶部电极122的下表面也是不平坦的。

[0037] 图5示出了包括MRAM单元的集成芯片500的截面图的额外的实施例。

[0038] 图5包括具有与图3A中所示的集成芯片300类似的部件的集成芯片500。在一些实施例中，底部电极114的外侧壁与MTJ堆叠件116的外侧壁对准。此外，如图5所示，在其他实施例中，侧壁间隔件124覆盖底部电极114的外侧壁。如图5所示，在一些实施例中，侧壁间隔件124具有基本平坦的侧壁。在其他实施例中，侧壁间隔件124具有连续且弯曲的外侧壁，类似于图4A中的侧壁间隔件124。

[0039] 图6示出了具有MRAM器件的集成芯片600的一些额外的实施例的截面图。

[0040] 集成芯片600包括衬底102，衬底102包括嵌入式存储器区602和逻辑区604。隔离结构606将嵌入式存储器区602与逻辑区604分隔开。隔离结构606包括介电材料并且可以是例如浅沟槽隔离(STI)。介电结构106布置在衬底102上方并且包括互连通孔108、互连线110。逻辑区604包括布置在衬底102内并且耦合到互连通孔610和互连线612的晶体管器件609。

[0041] 嵌入式存储器区602包括布置在衬底102内的第一存取晶体管104和第二存取晶体管608。在一些实施例中，第一存取晶体管104具有位于第一栅极氧化物层104d上方并且布置在第一漏极区104b和公共源极区104a之间的第一栅电极104c。类似地，第二存取晶体管608具有位于第二栅极氧化物层608c上方并且布置在第二漏极区608a和公共源极区104a之间的第二栅电极608b。公共源极区104a耦合到源极线SL，并且第一栅电极104c和第二栅电极608b耦合到字线WL1-WL2。

[0042] 互连通孔108和互连线110将第一漏极区104b耦合到MTJ堆叠件116。类似地，第二漏极区608a耦合到第二MTJ堆叠件616。MTJ堆叠件116和第二MTJ堆叠616通过上部互连结构126、626耦合到位线BL1-BL2。

[0043] 虽然集成芯片600示出了字线WL1-WL2、源极线SL、位线BL1-BL2和MTJ堆叠件116、616位于BEOL(后段制程)堆叠件内的特定层级处，但是应当理解，这些元件的位置不限于那些示出的位置。相反，元件可以位于BEOL堆叠件内的不同位置处。例如，在一些可选实施例中，MTJ堆叠件116和第二MTJ堆叠件616可以位于第二和第三金属互连线之间。

[0044] 图7至图19示出了形成具有嵌入式MRAM单元的集成芯片的方法的一些实施例的截面图700-1900。虽然关于方法描述了图7至图19，但是应当理解，图7至图19所公开的结构不限于这种方法，而是可以单独作为独立于该方法的结构。

[0045] 如图7的截面图700所示，提供衬底102，在各个实施例中，衬底102可以包括任何类型的半导体主体(例如，硅/CMOS体、SiGe、SOI等)(诸如半导体晶圆或晶圆上的一个或多个管芯)以及形成在半导体主体上和/或与半导体主体相关联的任何其他类型的半导体和/或外延层。

[0046] 在衬底102上方形成第一存取晶体管104。在一些实施例中，可以通过在衬底102上方形成第一栅极氧化物层104d以及在栅极氧化物上方形成第一栅电极104c的层来形成第一存取晶体管104。第一栅极氧化物层104d和第一栅电极104c的层可以通过气相沉积工艺(例如，CVD、PE-CVD、PVD或ALD)形成。在一些实施例中，第一栅电极104c可以包括掺杂的多晶硅。在一些实施例中，第一栅电极104c可以包括牺牲栅极材料，随后由金属栅极材料(诸如铝、钴、钌等)替代牺牲栅极材料。

[0047] 图案化第一栅极氧化物层104d和第一栅电极104c以限定栅极结构，该栅极结构具有第一栅极氧化物层104d和位于第一栅极氧化物层104d上方的第一栅电极104c。在一些实施例中，可以根据在栅极材料上方形成的掩蔽层(未示出)来选择性地图案化第一栅极氧化物层104d和第一栅电极104c的层。在一些实施例中，掩蔽层可以包括通过旋涂工艺形成的光敏材料(例如，光刻胶)。在这样的实施例中，根据光掩模将光敏材料层选择性地暴露于电磁辐射。电磁辐射改变了光敏材料内的曝光区的溶解度以限定可溶区。随后显影光敏材料以通过去除可溶区在光敏材料内限定开口。在其他实施例中，掩蔽层可以包括掩模层(例如，氮化硅层、碳化硅层等)。然后，在许多实施例中，使用第一栅电极104c作为掩模，通过离子注入形成第一源极区104a和第一漏极区104b。

[0048] 一个或多个下部互连层109形成在布置在衬底102上方的下部介电结构106a内并且耦合到第一存取晶体管104。在一些实施例中，一个或多个下部互连层109中的一个或多个可以使用镶嵌工艺(例如，单镶嵌工艺或双镶嵌工艺)形成。通过在衬底102上方形成ILD层，蚀刻ILD层以形成通孔和/或金属沟槽，以及用导电材料填充通孔和/或金属沟槽来执行镶嵌工艺。在一些实施例中，可以通过气相沉积技术(例如，PVD、CVD、PE-CVD、ALD等)沉积ILD层，并且可以使用沉积工艺和/或镀工艺(例如，电镀、化学镀等)形成导电材料。在各种实施例中，一个或多个下部互连层109可以包括钨、铜或铝铜等。

[0049] 在互连线110和下部介电结构106a上方形成蚀刻停止层112'。在一些实施例中，蚀刻停止层112'可以通过气相沉积技术(例如，PVD、CVD、PE-CVD、ALD等)沉积。在一些实施例中，蚀刻停止层112'可以包括氮化物(例如，氮化硅)、碳化物(例如，碳化硅)等。

[0050] 如图8的截面图800中所示，图案化蚀刻停止层112'以暴露互连线110的部分，形成蚀刻停止结构112。在许多实施例中，使用蚀刻停止层112'上方的掩模通过光刻来图案化蚀刻停止层112'。

[0051] 如图9的截面图900所示，底部电极层114'沉积在蚀刻停止结构112和互连线110上方。底部电极层114'是导电材料，例如，Ta、Ti、W或Ru。在一些实施例中，可以进行平坦化工艺(例如，化学机械平坦化工艺)以去除多余的金属，使得底部电极层114'的上表面基本上是平坦的。下部铁磁电极层116c'沉积在底部电极层114'上方。在下部铁磁电极层116c'上方沉积薄隧道阻挡层116b'，并且在薄隧道阻挡层116b'上方沉积上部铁磁电极层116a'。上部铁磁电极层116a'、薄隧道阻挡层116b'和下部铁磁电极层116c'构成MTJ堆叠件116'。在一些实施例中，覆盖膜118'沉积在MTJ堆叠件116'的顶部上。覆盖膜118'可以包括例如钽、钛、氮化钽、氮化钛或它们的组合。在一些实施例中，可以通过沉积技术(例如，物理气相沉积(PVD)、化学气相沉积(CVD)、PE-CVD、原子层沉积(ALD)、溅射等)来形成厚度在约0.5纳米和约5纳米之间的范围内的覆盖膜118'。在MTJ堆叠件116'和/或覆盖膜118'上方沉积牺牲介电层902'(例如，氧化物、低k 电介质或超低k电介质)。

[0052] 如图10的截面图1000所示，选择性地图案化牺牲介电层902'以限定图案化的牺牲电介质902，图案化的牺牲电介质902具有限定开口1002的侧壁，开口1002延伸穿过图案化的牺牲电介质902。开口1002暴露覆盖膜118'。在许多实施例中，通过光刻图案化牺牲电介质902'以形成开口1002。在一些实施例中，图案化的牺牲电介质902中的开口1002的宽度w在约15纳米和约150纳米之间的范围内。在许多实施例中，开口1002具有相对于覆盖膜118'的暴露的上表面以钝角A布置的侧壁。

[0053] 如图11A的截面图1100中所示，在一些实施例中，粘合材料120”(例如，扩散阻挡材料)沉积在图案化的牺牲电介质902上方和图案化的牺牲电介质902的开口1002内。在一些实施例中，粘合材料120”可以通过沉积技术(例如，物理气相沉积(PVD)、化学气相沉积(CVD)、PE-CVD、原子层沉积(ALD)、溅射等)形成，形成的粘合材料120”的厚度在约1纳米和约15纳米之间的范围内，并且可以包括钽、钛、氮化钽、氮化钛或它们的组合。

[0054] 在一些实施例中，如图11A所示，多个顶部电极材料沉积在粘合材料120”上方。例如，第一顶部电极材料122a”'可以沉积在开口1002内，并且第二顶部电极材料122b”可以沉积在第一顶部电极材料122a”'上方的开口1002内。第一顶部电极材料122a”'是与第二顶部电极材料122b”不同的材料。第一顶部电极材料122a”'和第二顶部电极材料122b”是导电材料，诸如例如钽、钛、氮化钽、氮化钛、钨或钌。在一些实施例中，第二顶部电极材料122b”用作掩模，用于在将来的步骤中的图案化。因此，在一些实施例中，第一顶部电极材料122a”'具有比第二顶部电极材料122b”更高的蚀刻速率。

[0055] 在一些可选实施例中，如图11B的截面图1102所示，第一顶部电极材料122a”'沉积在图案化的牺牲电介质902上方和开口1002内以完全填充开口1002。在与图11A中的实施例具有不同的未来图案化步骤的一些实施例中，第二顶部电极材料122b”不是必需的。

[0056] 如图12的截面图1200所示，沿着线1202执行平坦化工艺。平坦化工艺去除位于图案化的牺牲电介质902的最顶部表面之上的多余的粘合材料120”、第一顶部电极材料122a”'和第二顶部电极材料122b”以形成平坦的粘合层120'(例如，平坦的扩散阻挡层)、平坦的第一顶部电极122a”和平坦的第二顶部电极122b'。在一些实施例中，平坦化工艺可以包括化学机械平坦化(CMP)工艺，其中进行CMP工艺，直到暴露出图案化的牺牲电介质902的顶面。

[0057] 如图13的截面图1300所示，去除图案化的牺牲电介质902，使得平坦的粘合层120'、平坦的第一顶部电极122a”和平坦的第二顶部电极122b'布置在MTJ堆叠件116'上面。
可以使用蚀刻剂去除图案化的牺牲电介质902。

[0058] 如图14的截面图1400所示，第一蚀刻工艺可以使用一种或多种蚀刻剂1402来图案化MTJ堆叠件116'和覆盖膜118'以在MTJ堆叠件116上方形成覆盖层118。一种或多种蚀刻剂1402可以包括干蚀刻剂或湿蚀刻剂。平坦的第二顶部电极122b在该实施例中用作一种或多种蚀刻剂1402的硬掩模。平坦的第二顶部电极122b的顶部可以通过一种或多种蚀刻剂1402去除，使得在第一蚀刻工艺中，平坦的第二顶部电极122b比第一蚀刻工艺之前更薄。

[0059] 如图14所示，MTJ堆叠件116具有以角度B与底面相交的侧壁，使得角度B等于或小于角度A。在第一蚀刻工艺期间，可以去除未由平坦的第二顶部电极122b覆盖的平坦的第一顶部电极122a'的部分，但是平坦的第一顶部电极122a'的大部分保留。也可以在第一蚀刻工艺期间去除平坦的粘合层120'的上部。作为第一蚀刻工艺的结果，粘合层120和平坦的顶部电极122a'可以具有倾斜的上侧壁，使得粘合层120具有从平坦的第一顶部电极122a'的底面至粘合层120的内侧壁测量的第二最大高度h2以及从平坦的第一顶部电极122a'的底面至粘合层120的外侧壁测量的第三最大高度h3。由于一种或多种蚀刻剂1402的影响，第三最大高度h3比第二最大高度h2小约1纳米和约5纳米之间的范围内。如图14所示，在第一蚀刻工艺之后从平坦的第一顶部电极122a'的底部至平坦的第二顶部电极122b的顶部测量第四最大高度h4。在一些实施例(未示出)中，再次使用平坦的第二顶部电极122b作为用于额外的蚀刻的硬掩模，可以在第一蚀刻工艺之后使用额外的蚀刻工艺以图案化底部电极层114'。

[0060] 如图15的截面图1500中所示，侧壁间隔件层124'共形地沉积在截面图1400中的实施例上方。在一些实施例中，侧壁间隔件层124'可以通过沉积技术(例如，PVD、CVD、PE-CVD、ALD、溅射等)沉积。侧壁间隔件层124'可以包括介电材料，诸如氮化物(例如，氮化硅)、氧化物(例如，氧化硅)、碳化物(例如，碳化硅)等。

[0061] 如图16的截面图1600所示，第二蚀刻工艺可以使用一种或多种蚀刻剂1602(例如，干蚀刻剂)来蚀刻侧壁间隔件层124'以形成侧壁间隔件124。由于垂直蚀刻效应，侧壁间隔件124通常具有弯曲的外侧壁。第二蚀刻工艺去除位于底部电极层114'上方和平坦的第二顶部电极122b上方的侧壁间隔件层124'的部分。在第二蚀刻工艺之后，平坦的第一顶部电极122a'具有从平坦的第一顶部电极122a'的底面至平坦的第一顶部电极122a'的顶面测量的第五最大高度h5。

[0062] 如图17的截面图1700所示，第三蚀刻工艺可以使用一种或多种蚀刻剂1702(例如，干蚀刻剂)来图案化底部电极层114'以形成底部电极114。平坦的第二顶部电极122b以及侧壁间隔件124可以用作硬掩模。由于第三蚀刻工艺的蚀刻效应，侧壁间隔件124的高度可以减小。例如，在截面图1700中，在使用第三蚀刻工艺之后，侧壁间隔件124的顶面位于粘合层120的顶面下方。在一些实施例中，在第三蚀刻工艺期间，去除平坦的第二顶部电极122b，并且去除平坦的第一顶部电极122a'的部分，产生第一顶部电极122a。在第三蚀刻工艺之后，从第一顶部电极122a的底面至第一顶部电极122a的顶面测量第六最大高度h6。由于第三蚀刻工艺的影响，截面图1700中的第六最大高度h6小于截面图1600中的第五最大高度h5。第六最大高度h6可以测量为在约10纳米至约100纳米之间的范围内。

[0063] 虽然在图17中的截面图1700所示的方法中图案化底部电极114，但是应当理解，可以在该方法的其他步骤期间图案化底部电极114，诸如在图案化MTJ堆叠件116之后或甚至在沉积MTJ堆叠件116'之前通过使用蚀刻工艺的额外的蚀刻。

[0064] 如图18的截面图1800所示，上部介电结构106b沉积在蚀刻停止结构112上方。上部介电结构106b覆盖第一顶部电极122a的顶面。

[0065] 如图19的截面图1900所示，图案化上部介电结构106b以在第一顶部电极122a上方限定开口。随后在开口内和第一顶部电极122a上方形成上部互连结构126。第一顶部电极122a电耦合到上部互连结构126。

[0066] 图20示出了形成具有MRAM器件的集成芯片的方法2000的一些实施例的流程图。

[0067] 虽然方法2000在下面被示出和描述为一系列动作或事件，但是应当理解，这些动作或事件的所示顺序不应解释为限制意义。例如，一些动作可以以不同的顺序发生和/或与除了这里示出和/或描述的动作或事件之外的其他动作或事件同时发生。另外，不是所有示出的动作都需要来实现本文描述的一个或多个方面或实施例。此外，本文描绘的一个或多个动作可以在一个或多个单独的动作和/或阶段中进行。

[0068] 在2002处，在衬底内形成第一存取晶体管。图7示出了对应于动作2002的一些实施例的截面图700。

[0069] 在2004处，在衬底上方形成的下部介电结构内形成一个或多个互连层。图7示出了对应于动作2004的一些实施例的截面图700。

[0070] 在2006处，在一个或多个互连层上方形成蚀刻停止层。图7示出了对应于动作2006的一些实施例的截面图700。

[0071] 在2008处，选择性地图案化蚀刻停止层以暴露互连线。图8示出了对应于动作2008的一些实施例的截面图800。

[0072] 在2010处，在互连线和蚀刻停止层上方形成底部电极层。

[0073] 在2012处，在底部电极层上方形成MTJ层。

[0074] 在2014处，在MTJ层上方形成覆盖膜。

[0075] 在2016处，在覆盖膜上方沉积牺牲介电层。图9示出了对应于动作2010-2016的一些实施例的截面图900。

[0076] 在2018处，图案化牺牲介电层以形成暴露覆盖膜的开口。粘合材料和一种或多种顶部电极材料沉积在开口内。图10、图11A和图11B示出了对应于动作2018的一些实施例的截面图1000、1100和1102。

[0077] 在2020处，将一种或多种顶部电极材料和粘合层平坦化到图案化的牺牲介电层的顶部。图12示出了对应于动作2020的一些实施例的截面图1200。

[0078] 在2022处，去除图案化的牺牲电介质。图13示出了对应于动作2022的一些实施例的截面图1300。

[0079] 在2024处，使用顶部电极作为硬掩模来蚀刻覆盖膜和MTJ层，以在MTJ堆叠件上方形成覆盖层。图14示出了对应于动作2024的一些实施例的截面图1400。

[0080] 在2026处，沉积并蚀刻侧壁间隔件层以形成侧壁间隔件。图15和图16示出了对应于动作2026的一些实施例的截面图1500和1600。

[0081] 在2028处，使用顶部电极和侧壁间隔件作为掩模，图案化底部电极层以形成底部电极。图17示出了对应于动作2028的一些实施例的截面图1700。

[0082] 在2030处，在顶部电极上方的上部介电结构内形成额外的互连层。图18和图19示出了对应于动作2030的一些实施例的截面图1800和1900。

[0083] 因此，本发明涉及制造MTJ堆叠件的新方法，该方法消除顶部电极蚀刻以提供对顶部电极结构和下面的MTJ堆叠件的临界尺寸的改进的控制。

[0084] 因此，在一些实施例中，本发明涉及一种形成集成芯片的方法。该方法包括：在底部电极层上方形成磁隧道结(MTJ)层；在磁隧道结层上方形成牺牲介电层；图案化牺牲介电层以限定空腔；在空腔内形成顶部电极材料；去除牺牲介电层；以及在去除牺牲介电层之后，根据顶部电极材料图案化磁隧道结层以限定磁隧道结堆叠件。在一些实施例中，该方法还包括在限定空腔的牺牲介电层的表面上沉积粘合层；以及在粘合层上沉积顶部电极材料以填充空腔。在一些实施例中，在根据顶部电极材料图案化磁隧道结层之后，粘合层具有从顶部电极材料的底面至粘合层的顶面测量的第一高度，并且顶部电极材料具有从顶部电极材料的底面至顶部电极材料的顶面测量的第二高度，第二高度大于第一高度。在一些实施例中，用于根据顶部电极材料图案化磁隧道结层的蚀刻工艺去除粘合层的部分并且使粘合层的面向远离顶部电极材料的最外侧壁弯曲。在一些实施例中，顶部电极材料的高度在磁隧道结层的图案化期间减小。在一些实施例中，该方法还包括在磁隧道结层上方和牺牲介电层下方形成覆盖膜，使得图案化牺牲介电层暴露覆盖膜的顶面。在一些实施例中，该方法还包括图案化覆盖膜以在磁隧道结层上方限定覆盖层，覆盖层具有从覆盖层的中心到覆盖层的最外侧壁增大的厚度。

[0085] 在其他实施例中，本发明涉及一种形成集成芯片的方法。该方法包括：在底部电极层上方形成磁隧道结(MTJ)层；在磁隧道结层上方沉积牺牲层；蚀刻牺牲层以形成由牺牲层的侧壁限定的空腔；在限定空腔的牺牲层的侧壁上和牺牲层的侧壁之间沉积粘合层；在粘合层上方和空腔内形成导电材料，其中粘合层接触导电材料的侧壁和底面；去除牺牲层；以及根据导电材料和粘合层图案化磁隧道结层，以限定磁隧道结(MTJ)。在一些实施例中，该方法还包括在沉积牺牲层之前，在磁隧道结层上方形成覆盖膜；以及图案化覆盖膜以限定覆盖层。在一些实施例中，在去除牺牲层之后，粘合层具有从导电材料的底面至粘合层的顶面测量的第一高度，该第一高度基本上等于导电材料的第二高度。在一些实施例中，在图案化磁隧道结层之后，粘合层具有从导电材料的底面至粘合层的顶面测量的第三高度，第三高度小于第二高度。在一些实施例中，导电材料具有相对于导电材料的底面以第一角度布置的侧壁，并且磁隧道结具有相对于磁隧道结的底面以第二角度布置的侧壁，第二角度小于第一角度。在一些实施例中，该方法还包括在导电材料上方沉积侧壁间隔件层；图案化侧壁间隔件层以形成围绕磁隧道结的侧壁间隔件，其中图案化侧壁间隔件层暴露导电材料的顶面和底部电极层的顶面；使用导电材料和侧壁间隔件作为掩模，蚀刻底部电极层。在一些实施例中，在空腔内形成导电材料之后，导电材料的顶面在成角度的拐角处与导电材料的侧壁相交；以及在根据导电材料图案化磁隧道结层之后，导电材料的顶面在圆形拐角处与导电材料的侧壁相交。

[0086] 在其他实施例中，本发明涉及集成芯片。集成芯片包括：一个或多个下部互连层，布置在衬底上方的一个或多个堆叠的层间介电(ILD)层内；蚀刻停止结构，设置在一个或多个下部互连层上方；底部电极，设置在蚀刻停止结构上方，底部电极与一个或多个下部互连层电接触；磁隧道结(MTJ)堆叠件，设置在底部电极上方，磁隧道结堆叠件具有相对于磁隧道结堆叠件的底面以第一角度布置的侧壁；以及顶部电极，设置在磁隧道结堆叠件上方，顶部电极具有相对于顶部电极的底面以第二角度布置的侧壁，第二角度大于第一角度。在一些实施例中，集成芯片还包括：覆盖层，位于磁隧道结堆叠件之上和顶部电极下方。在一些实施例中，覆盖层具有弯曲的上表面和从覆盖层的中心到覆盖层的最外侧壁增大的厚度。在一些实施例中，集成芯片还包括：扩散阻挡层，从顶部电极和磁隧道结堆叠件之间连续延伸以接触顶部电极的侧壁。在一些实施例中，扩散阻挡层具有弯曲的上表面，该上表面的高度随着距顶部电极的侧壁的距离的减小而增大。在一些实施例中，从顶部电极的底面至顶部电极的最顶部表面测量第一高度，从顶部电极的底面至扩散阻挡层的最顶部表面测量第二高度，并且第一高度大于第二高度。

[0087] 上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

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