一种沟槽MOS单元及其制备方法
阅读：983发布：2024-02-10
专利汇可以提供一种沟槽MOS单元及其制备方法专利检索，专利查询，专利分析的服务。并且本 发明 提供了一种沟槽MOS单元及其制备方法。其中，一种沟槽MOS单元，其包括离子参杂区。采用上述方案，本发明通过在沟槽 刻蚀 之后生长牺牲 氧 化层之前通过补充注入与 外延 同型离子，包括N+外延补注砷或者磷/P‑外延补注 硼 或者硼氟化合物，以增加外延层的离子浓度，降低外延层的 电阻 ，即降低漏极‑源极之间的电阻达到降低导通电阻的效果。，下面是一种沟槽MOS单元及其制备方法专利的具体信息内容。
1.一种沟槽MOS单元的制备方法，其特征在于，包括以下步骤：沟槽刻蚀完成后，额外进行若干微刻蚀，植入与外延层同型离子，根据目标导通电阻设置离子掺杂区中的离子比例；
所述微刻蚀包括在沟槽底部或者壁部刻蚀微型沟槽；其中，将外延层分为若干区域，最内层区域为圆形或椭圆形，其外套设若干环形区域，从最内层区域到各环形区域，每一区域注入相异能量与剂量的相同或相异离子，内部区域的能量与剂量大于外部区域的能量与剂量，并且，根据区域的面积差异设置各区域能量与剂量的差值，每一区域的面积与其能量和剂量的积为一特定数值，各区域的该特定数值相等设置。
2.根据权利要求1所述制备方法，其特征在于，根据外延层设置所述离子掺杂区中的离子。
3.根据权利要求2所述制备方法，其特征在于，在所述离子掺杂区上设置氧化层。
4.一种沟槽MOS单元，其特征在于，包括离子掺杂区；所述沟槽MOS单元采用如权利要求
1所述制备方法获得。
5.根据权利要求4所述沟槽MOS单元，其特征在于，所述离子掺杂区中的离子根据外延层设置。
6.根据权利要求5所述沟槽MOS单元，其特征在于，所述离子掺杂区设置在刻蚀完成的沟槽上。
7.根据权利要求6所述沟槽MOS单元，其特征在于，所述离子掺杂区上设置氧化层。
一种沟槽MOS单元及其制备方法
技术领域
[0001] 本发明涉及沟槽工艺领域，尤其涉及的是，一种沟槽MOS单元及其制备方法。
背景技术
[0003] 普通的沟槽MOS沟槽工艺方法如图1A和图1B所示：
[0004] 一、在保护环工艺后先淀积一层介质氧化层做阻挡层；
[0005] 二、再在氧化层上涂胶，利用沟槽掩膜版曝光显影；
[0007] 四、待沟槽刻蚀完成后，去掉表面的涂胶和阻挡层；
[0008] 五、通过氧化工艺生产一层氧化层（牺牲氧化），再酸洗消除沟槽缺陷；
[0009] 六、氧化形成栅氧。
[0010] 沟槽MOS的源-漏导通电阻由以下五部分组成，如图2A和图2B所示：
[0011] Rs：源极电阻；
[0012] Rch：源-漏通道电阻；
[0014] Repi：外延层的电阻；是导通电阻的组成的最大部分；
[0016] 可总结为：RDS（ON）=Rs+Rch+Rac+Repi+Rsub
[0017] 因此，现有技术存在缺陷，需要改进。
发明内容
[0018] 本发明所要解决的技术问题是提供一种新的沟槽MOS单元及其制备方法。
[0019] 本发明的技术方案如下：一种沟槽MOS单元，其包括离子参杂区。
[0020] 优选的，所述离子参杂区中的离子根据外延层设置。
[0021] 优选的，所述离子参杂区设置在刻蚀完成的沟槽上。
[0022] 优选的，所述离子参杂区上设置氧化层。
[0023] 优选的，所述离子参杂区中的离子比例根据目标导通电阻设置。
[0024] 本发明的又一技术方案如下：一种沟槽MOS单元的制备方法，其包括以下步骤：沟槽刻蚀完成后，植入离子。
[0025] 优选的，根据外延层设置所述离子参杂区中的离子。
[0026] 优选的，植入离子类型与外延相同。
[0027] 优选的，在所述离子参杂区上设置氧化层。
[0028] 优选的，根据目标导通电阻设置所述离子参杂区中的离子比例。
[0029] 采用上述方案，本发明通过在沟槽刻蚀之后生长牺牲氧化层之前通过补充注入与外延同型离子，包括N+外延补注砷或者磷/P-外延补注硼或者硼氟化合物，以增加外延层的离子浓度，降低外延层的电阻，即降低漏极-源极之间的电阻达到降低导通电阻的效果。附图说明
[0030] 图1A、图1B分别为现有技术的沟槽 MOS的结构示意图；
[0031] 图2A、图2B分别为现有技术的沟槽MOS的源-漏导通电阻构成示意图；
[0032] 图3为本发明的一个实施例的示意图；
[0033] 图4为本发明的又一个实施例的示意图。
具体实施方式
[0034] 为了便于理解本发明，下面结合附图和具体实施例，对本发明进行更详细的说明。本说明书及其附图中给出了本发明的较佳的实施例，但是，本发明可以以许多不同的形式来实现，并不限于本说明书所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。
[0035] 需要说明的是，当某一元件固定于另一个元件，包括将该元件直接固定于该另一个元件，或者将该元件通过至少一个居中的其它元件固定于该另一个元件。当一个元件连接另一个元件，包括将该元件直接连接到该另一个元件，或者将该元件通过至少一个居中的其它元件连接到该另一个元件。
[0036] 本发明的一个实施例是，一种沟槽MOS单元，其包括离子参杂区。例如，如图3所示，一种沟槽MOS单元，其包括阻挡层101、沟槽102、外延103、基底104、漏极105、源极106以及N+外延103A，其中，N+外延103A具有离子参杂区；例如，其中的离子参杂区包括砷或者磷，例如包括砷离子或者磷离子；又如，如图4所示，一种沟槽MOS单元，其包括阻挡层101、沟槽102、外延103、基底104、漏极105、源极106以及P-外延103B，其中，P-外延103B具有离子参杂区；例如，其中的离子参杂区包括硼或者硼氟化合物。
[0037] 优选的，所述离子参杂区中的离子根据外延层设置。例如，在沟槽刻蚀完毕之后，植入与外延同型离子，例如，N+外延补注砷，或者磷；又如P-外延补注硼或者硼氟化合物。优选的，所述离子参杂区设置在刻蚀完成的沟槽上。优选的，所述离子参杂区上设置氧化层。优选的，所述离子参杂区中的离子比例根据目标导通电阻设置。由于RDS（ON）=Rs+Rch +Rac+Repi+Rsub，这样，通过增加沟槽底部外延层的离子浓度，进而降低外延层的电阻（Repi），即降低漏极-源极之间的电阻，从而达到降低导通电阻的效果。
[0038] 又如，一种沟槽MOS单元的制备方法，其包括以下步骤：沟槽刻蚀完成后，植入离子；或者称为注入离子。优选的，根据外延层设置所述离子参杂区中的离子。优选的，植入离子类型与外延相同。优选的，在所述离子参杂区上设置氧化层。优选的，根据目标导通电阻设置所述离子参杂区中的离子比例。
[0039] 这样。通过在沟槽刻蚀完毕之后，植入与外延同型离子，N+外延补注砷或者磷，P-外延补注硼或者硼氟化合物，来增加沟槽底部外延层的离子浓度，进而降低外延层的电阻（Repi），即降低漏极-源极之间的电阻达到降低导通电阻的效果。
[0040] 例如，一种沟槽MOS单元的制备方法，其包括以下步骤：一、在保护环工艺后先淀积一层介质氧化层做阻挡层；二、再在氧化层上涂胶，利用沟槽掩膜版曝光显影；三、待打开刻蚀区后利用氧化硅和硅的刻蚀率不同做异向刻蚀；四、待沟槽刻蚀完成后，植入与外延同型离子；优选的，刻蚀相互连通的沟槽，又如，至少部分沟槽相互平行。优选的，在植入与外延同型离子之前，还额外进行若干微刻蚀； 五、去掉表面的涂胶和阻挡层；六、通过氧化工艺生产一层氧化层（牺牲氧化），再酸洗消除沟槽缺陷；七、氧化形成栅氧。
[0041] 需要说明的是，现有技术一般都会选择外延拉偏来验证适合EPI，时间和成本较高；而本发明各实施例在现有的EPI条件下，通过沟槽加注同型离子，可以达到微调导通电阻的效果，可以通过调节微调外延浓度减小导通电阻，节约时间和成本；另外，工艺也无难度，比较容易实现，这种技术不说想不到，一说就很有好处，并且容易实现，成本较低。优选的，所述微刻蚀，包括在沟槽底部或者壁部刻蚀微型沟槽。
[0043] 本发明的一个实施例是，一种沟槽MOS单元的制备方法，其中，所述植入离子，包括以下步骤：在外延层注入离子。采用发明及其各实施例，可以通过注入不同能量剂量的N型或P型离子改变外延的单一特性，在表面形成一层重参杂低电阻的外延，优化了器件的电性能，还可以在一片外延上做出几种不同的电阻率，用一片晶圆做多目标片能收集更多数据并节约成本。又如，在外延层注入离子时，分方向注入离子，包括相同或相异离子，又如，采用材料模板分方向注入离子；优选的，使用相异能量剂量，分方向注入相同或相异离子。
[0044] 本发明的又一个实施例是，一种沟槽MOS单元，其采用上述任一制备方法获得。例如，一种沟槽MOS单元，其外延层具有参杂离子。又如，一种沟槽MOS单元，其外延层采用注入方式设置参杂离子。优选的，在外延层注入N型离子，或者，N型外延层注入B型离子，或者，N型外延层注入P型离子；优选的，外延层注入设置相异能量剂量的N型离子、P型离子或B型离子。例如，外延层注入设置相异能量剂量的相异离子；又如，各外延层注入设置相异能量剂量的相异离子。优选的，将外延层由内而外分为若干区域，每一区域注入设置相同或相异能量剂量的相同或相异离子。又如，一种沟槽MOS单元，其采用各技术方案或者各实施例所述加工方法制备。优选的，每一沟槽注入相同或相异能量剂量的相同或相异离子，这样，可以制备特别有研究意义的沟槽MOS单元，优选的，还可以在同一沟槽MOS单元上实现N型外延层与P型外延层。
[0045] 优选的，在外延层注入N型离子；或者，在外延层注入P型离子。优选的，在N型外延层注入P型离子；优选的，在表面形成重参杂低电阻的外延。优选的，在N型外延层注入B型离子；优选的，在表面形成浅参杂大电阻的外延。优选的，注入超过预设剂量的B型离子，形成P型外延层。又如，预设剂量根据外延层的规格设置。
[0046] 采用本发明各实施例所述加工方法，可以一次加工多个沟槽MOS单元，也可一次加工单个沟槽MOS单元。优选的，在各沟槽MOS单元的外延层注入相异离子。优选的，在外延层注入相异能量剂量的离子。例如，在外延层注入相异能量剂量的N型离子、P型离子或B型离子。
[0047] 例如，在外延层注入相异能量剂量的相异离子；又如，在各沟槽MOS单元的外延层注入相异能量剂量的相异离子。
[0048] 优选的，将外延层由内而外分为若干区域，每一区域注入相同或相异能量剂量的相同或相异离子。例如，将外延层由内而外分为若干区域，每一区域注入相异能量剂量的相同离子，其中，内部区域的能量剂量大于外部区域的能量剂量；或者，外部区域的能量剂量大于内部区域的能量剂量。又如，将外延层由内而外分为若干区域，每一区域注入相同能量剂量的相异离子。又如，将外延层由内而外分为面积相等的若干区域。这样，适应市场需求，实现非常灵活，尤其适合小批量测试使用。优选的，将外延层由内而外分为面积相等的若干区域，每一区域注入相同或相异能量剂量的相同或相异离子。
[0049] 例如，将外延层分为若干区域，每一区域注入相同或相异能量剂量的相同或相异离子。又如，将外延层等分为若干区域，每一区域注入相同或相异能量剂量的相同离子，或者，将外延层等分为若干区域，每一区域注入相同或相异能量剂量的相异离子。又如，将外延层等分为若干区域，每一区域注入相同能量剂量的相同离子，或者，将外延层等分为若干区域，每一区域注入相同能量剂量的相异离子。又如，将外延层等分为若干区域，每一区域注入相异能量剂量的相同离子，或者，将外延层等分为若干区域，每一区域注入相异能量剂量的相异离子。
[0050] 例如，将外延层等分为四个区域，在同一外延层注入四种相同或相异能量剂量的相同或相异离子，形成四个相异外延层。又如，将外延层分为若干区域，最内层区域为圆形或椭圆形，其外套设若干圈，即环形区域，包括圆环形区域或椭环形区域，从最内层区域到各环形区域，每一区域注入相同或相异能量剂量的相同或相异离子。又如，内部区域的能量剂量大于外部区域的能量剂量，并且，根据区域的面积差异设置其能量剂量的差值。优选的，每一区域的面积与其能量剂量的积为一特定数值，各区域的该特定数值相等设置；优选的，采用材料模板分区域同时向各区域注入相同能量剂量的相同或相异离子，优选为相同离子，这样，可以实现每一区域制得不同规格外延层，可以做出不同电性参数的器件。例如，各区域分别注入相同或相异能量剂量的N型离子、P型离子或B型离子。又如，对一个N型的外延分为两个区域，在N型的外延的第一区域上注入P离子使之形成重参杂，减小电阻率，在第二区域上注入B离子，使之增大电阻率，形成浅参杂；这样，一片外延可以做出几种特性和电阻率的外延，制得多个目标片，节约成本。又一个例子是，将一个N型的外延分为三个面积相等的区域，其中，第一区域上注入第一能量剂量的N型离子、第二区域上注入第二能量剂量的P型离子、第三区域上注入第三能量剂量的B型离子；又如，将一个N型的外延分为四个区域，其中，第一区域上注入第一能量剂量的N型离子，第二区域上注入第二能量剂量的P型离子，第三区域上注入第三能量剂量的B型离子，第四区域上注入第四能量剂量的B型离子。以此类推。又如，各区域分别注入相同能量剂量的相同离子，并且，每一区域的面积与其能量剂量的积为一特定数值，各区域的该特定数值相等设置。
[0051] 例如，在规格为0.63ohm-cm/7.3µm的N型外延上，注入B/120Kev/3.6E12，经过1150℃/60min的drive in（推阱），通过运用高温过程使杂质在硅片中分布扩散，N型外延表面一层反型变成P型，由于扩入的结深较浅，就形成P型加N型浓度梯度渐变的外延。又如，在规格为在1.6ohm-cm/10µm 的N型外延上注入P/100Kev/5E13，经过1150℃/60min的drive in，形成表面高浓度参杂的N型外延，可以满足需要表面重参杂低电阻要求的工艺。优选的，根据能量设置推阱时间与温度。又如，在一片外延上通过注入不同能量剂量的离子做出4种或更多种不同规格外延，可以用一片外延做出不同电性参数的器件。这样，通过离子注入可以改变沟槽MOS单元的特性，在N型的外延上注入P离子使之形成重参杂，减小电阻率，注入B离子则增大电阻率，形成浅参杂，当打入的剂量大于一定值就会使之反型变成P型外延，还可以在一片外延上做出几种特性和电阻率的外延。
[0052] 又如，衬底上依次外延生长缓冲层和待剥离外延层，在待剥离外延层注入离子；又如，把生成的单晶薄膜衬底在600至1200℃的温度范围内热处理加工，形成衬底片；又如，利用溅射或者电子束蒸发制备金属种子层，在金属种子层上电镀制备具有内部应力的金属支撑层。优选的，待剥离外延层之外还设置一网格状掩模层；在腐蚀缓冲层过程中，金属支撑层由于内部应力作用，带动外延层一起向背离衬底的方向卷曲，从而形成有效的腐蚀通道，增大剥离速率，实现对2寸以及更大尺寸外延的剥离。在外延层完全脱离衬底后，由于金属支撑层的支撑作用，可以防止外延薄膜破裂，同时方便对其进行移动和后续工艺操作。这样可同时对多个外延进行剥离，外延剥离后留下的衬底在进行表面清洁处理后可重复使用，减少污染。
[0053] 进一步地，本发明的实施例还包括，上述各实施例的各技术特征，相互组合形成的沟槽MOS单元及其制备方法，增加沟槽刻蚀完成后，植入与外延同型离子来增加沟槽底部外延层的离子浓度，进而降低外延层的电阻，即降低漏极-源极之间的电阻达到降低导通电阻的效果；同时，源-漏极击穿电压BVDSS会稍微减小。
[0054] 需要说明的是，上述各技术特征继续相互组合，形成未在上面列举的各种实施例，均视为本发明说明书记载的范围；并且，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，而所有这些改进和变换都应属于本发明所附权利要求的保护范围。
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