技术领域
[0001] 本
发明涉及
半导体集成
电路技术领域，特别是涉及一种用于ESD(Electro-Static Discharge，静电释放)的内嵌硅控整流器的PMOS器件及其实现方法。
背景技术
[0002] 在集成电路防静电保护设计领域，防静电保护保护设计窗口一般取决于工作
电压和内部受保护电路的栅
氧化层厚度。以业界常规的28nm high-K/Metal Gate工艺平台为例，其IO器件的栅氧化层厚度约为40A，工作电压为1.8V，那么该28nm high-K/Metal Gate工艺平台的防静电保护设计窗口通常为2.2V～8V之间。
[0003] PMOS器件因为其内部载流子空穴的迁移率比较低，导致了其回滞效应的二次击穿
电流It2比较低，业界为了提升28nm High-K/Metal Gate工艺平台中PMOS的二次击穿电流，于2015年提出了一种内嵌硅控整流器的PMOS器件，如图1所示，在PMOS器件的漏极中插入高浓度N型掺杂(N+)30，并在源漏极下方都加入P型ESD掺杂(P-ESD IMP)10～12，然后将高浓度N型掺杂(N+)30连接
阴极，此时该PMOS器件内部则形成一个寄生的PNPN(高浓度P型掺杂(P+)20/N阱(N-Well)60/P型ESD掺杂(P-ESD IMP)10/高浓度N型掺杂(N+)30，或高浓度P型掺杂(P+)26/N阱(N-Well)60/P型ESD掺杂(P-ESD IMP)10/高浓度N型掺杂(N+)30)硅控整流器，该内嵌硅控整流器的PMOS的二次击穿电流大大提升，如下表1所示：
[0004] 表1
[0005]
[0006] 表1为28nm High-K/Metal Gate工艺下现有内嵌硅控整流器的PMOS与传统的GGNMOS和GDPMOS的回滞效应参数比较表，可以发现现有的内嵌硅控整流器PMOS可以将传统PMOS的二次击穿电流大大提升，甚至超过了传统GGNMOS的二次击穿电流，但是其维持电压却只有1.7V左右，小于工作电压1.8V，容易在外界扰动时触发闩
锁效应，由此可见现有的内嵌硅控整流器的PMOS并不适用于防静电保护设计，所以需要对现有的内嵌硅控整流器的PMOS器件做进一步改进，提升其维持电压Vh，使其适用于防静电保护设计。
发明内容
[0007] 为克服上述
现有技术存在的不足，本发明之目的在于提供一种内嵌硅控整流器的PMOS器件及其实现方法，以在提升PMOS器件二次击穿电流的同时提升其维持电压高于其工作电压，使其适用于防静电保护设计。
[0008] 为达上述及其它目的，本发明提出一种内嵌硅控整流器的PMOS器件，所述PMOS器件包括：
[0009] 半导体衬底(80)；
[0010] 生成于所述半导体衬底(80)中的N阱(60)；
[0011] 高浓度N型掺杂(32)、高浓度P型掺杂(20)置于所述N阱(60)的左边，高浓度P型掺杂(22)、低浓度N型轻掺杂(30)、高浓度P型掺杂(24)置于所述N阱(60)的中间，高浓度N型掺杂(34)、高浓度P型掺杂(26)置于所述N阱(60)的右边，所述高浓度P型掺杂(22)的底部、低浓度N型轻掺杂(30)底部、高浓度P型掺杂(24)底部及其中间间隔部分的下方设置一层P型ESD掺杂(10)；
[0012] 所述高浓度P型掺杂(20)和所述高浓度P型掺杂(22)间的上方设置第一P型栅(40)，所述高浓度N型掺杂(24)和高浓度P型掺杂(26)间的上方设置第二P型栅(42)；
[0013] 所述高浓度N型掺杂(32)的上方、高浓度P型掺杂(20)的上方生成金属硅化物并与所述第一P型栅(40)相连组成所述PMOS器件的
阳极，所述高浓度P型掺杂(P+)22、高浓度P型掺杂(P+)24、低浓度N型轻掺杂(30)上方生成金属硅化物并引出
电极相连作为所述PMOS器件的阴极，所述高浓度N型掺杂(34)的上方、高浓度P型掺杂(26)的上方生成金属硅化物并与所述第二P型栅(42)相连组成所述PMOS器件的阳极。
[0014] 优选地，所述高浓度P型掺杂(20)、N阱(60)以及P型ESD掺杂(10)构成等效PNP
三极管结构。
[0015] 优选地，所述N阱(60)、P型ESD掺杂(10)与低浓度N型轻掺杂(30)构成等效NPN三极管结构。
[0016] 优选地，所述高浓度P型掺杂(26)、N阱(60)以及P型ESD掺杂(10)构成等效PNP三极管结构。
[0017] 优选地，所述高浓度N型掺杂(32)、高浓度P型掺杂(20)之间用浅
沟道隔离层隔离，所述高浓度P型掺杂(20)的右侧和高浓度P型掺杂(22)之间为所述N阱(60)的一部分。
[0018] 优选地，所述高浓度N型掺杂(24)和高浓度P型掺杂(26)之间为所述N阱(60)的一部分，所述高浓度P型掺杂(26)和高浓度N型掺杂(34)间用浅沟道隔离层隔离。
[0019] 优选地，所述PMOS器件的回滞效应特性由所述高浓度P型掺杂(22)与高浓度P型掺杂(24)的宽度A、所述低浓度N型轻掺杂(30)的宽度B、所述高浓度P型掺杂(22)与低浓度N型轻掺杂(30)之间的间隔以及所述低浓度N型轻掺杂(30)与高浓度P型掺杂(24)之间的间隔S、所述低浓度N型轻掺杂(30)的掺杂浓度决定，其中A为0.1～1um，B为0.1～2um，S为0～2um，掺杂浓度剂量范围为1E12～1E15/cm2。
[0020] 为达到上述目的，本发明还提供一种内嵌硅控整流器的PMOS器件的实现方法，所述方法将现有内嵌硅控整流器的PMOS器件连接阴极的高浓度N型掺杂替换低浓度N型轻掺杂(30)，并将该PMOS器件漏极的高浓度P型掺杂(22)、高浓度P型掺杂(24)以及该低浓度N型轻掺杂(30)上表面形成金属硅化物，
引出电极相连作为所述PMOS器件的阴极，并将该PMOS器件连结阳极的高浓度P型掺杂(20)与高浓度P型掺杂(26)下方的P型ESD掺杂去除。
[0021] 优选地，所述方法包括如下步骤：
[0022] 步骤S1，提供一半导体衬底(80)，并于所述半导体衬底(80)中生成一个N阱(60)；
[0023] 步骤S2，将高浓度N型掺杂(32)、高浓度P型掺杂(20)置于所述N阱(60)的左边，高浓度P型掺杂(22)、低浓度N型轻掺杂(30)、高浓度P型掺杂(24)置于所述N阱(60)的中间，高浓度N型掺杂(34)、高浓度P型掺杂(26)置于所述N阱(60)的右边，所述高浓度P型掺杂(22)的底部、低浓度N型轻掺杂(30)底部、高浓度P型掺杂(24)底部及其中间间隔部分的下方设置一层P型ESD掺杂(10)，于所述高浓度P型掺杂(20)和所述高浓度P型掺杂(22)间的上方设置第一P型栅(40)，所述高浓度N型掺杂(24)和高浓度P型掺杂(26)间的上方设置第二P型栅(42)；
[0024] 步骤S3，于所述高浓度N型掺杂(32)的上方、高浓度P型掺杂(20)的上方生成金属硅化物并与所述第一P型栅(40)相连组成所述PMOS器件的阳极，所述高浓度P型掺杂(22)、高浓度P型掺杂(24)、低浓度N型轻掺杂(30)上方生成金属硅化物并引出电极相连作为所述PMOS器件的阴极，所述高浓度N型掺杂(34)的上方、高浓度P型掺杂(26)的上方生成金属硅化物并与所述第二P型栅(42)相连组成所述PMOS器件的阳极。
[0025] 优选地，所述PMOS器件的回滞效应特性由所述高浓度P型掺杂(22)与高浓度P型掺杂(24)的宽度A、所述低浓度N型轻掺杂(30)的宽度B、所述高浓度P型掺杂(22)与低浓度N型轻掺杂(30)之间的间隔以及所述低浓度N型轻掺杂(30)与高浓度P型掺杂(24)之间的间隔S、所述低浓度N型轻掺杂(30)的掺杂浓度决定，其中A为0.1～1um，B为0.1～2um，S为0～2um，掺杂浓度剂量范围为1E12～1E15/cm2。
[0026] 与现有技术相比，本发明一种内嵌硅控整流器的PMOS器件及其实现方法通过现有的内嵌硅控整流器的PMOS器件中连接阴极的高浓度N型掺杂替换为轻掺杂的N型轻掺杂(NLDD)，并将该PMOS器件漏极的高浓度P型掺杂(22)和高浓度N型掺杂(24)同时连接至阴极，去除连接阳极的高浓度P型掺杂20和26下方的P-ESD IMP掺杂，可在提升PMOS器件二次击穿电流的同时，提升维持电压至2.2V以上，本发明所提出的内嵌硅控整流器PMOS器件更适用于28nm High-K/Metal Gate工艺平台的防静电保护设计。
附图说明
[0027] 图1为现有技术之内嵌硅控整流器的PMOS器件的示意图；
[0028] 图2为本发明一种内嵌硅控整流器的PMOS器件之较佳
实施例的器件结构图；
[0029] 图3为本发明一种内嵌硅控整流器的PMOS器件的实现方法之较佳实施例的步骤
流程图；
[0030] 图4为本发明的应用场景示意图。
具体实施方式
[0031] 以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本
说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
[0032] 图2为本发明一种内嵌硅控整流器的PMOS器件之较佳实施例的器件结构图。如图2所示，本发明一种内嵌硅控整流器的PMOS器件，包括：多个浅沟道隔离层(STI，Shallow Trench Isolation)70、高浓度N型掺杂(N+)32、高浓度P型掺杂(P+)20、高浓度P型掺杂(P+)22、低浓度N型轻掺杂(NLDD)30、高浓度P型掺杂(P+)24、P型ESD掺杂(P-ESD IMP)10、高浓度P型掺杂(P+)26、高浓度N型掺杂(N+)34、N阱(N-Well)60、P型衬底(P-Sub)80、第一P型栅(P-Gate)40、第二P型栅(P-Gate)42以及多个连接掺杂区与电极的金属硅化物(Silicide)50。
[0033] 整个ESD器件置于P型衬底(P-Sub)80上，在P型衬底(P-Sub)80中生成一个N阱(N-Well)60，高浓度N型掺杂(N+)32、高浓度P型掺杂(P+)20置于N阱(N-Well)60的左上部，高浓度P型掺杂(P+)20、N阱(N-Well)60以及P型ESD掺杂(P-ESD IMP)10构成等效PNP三极管结构，高浓度P型掺杂(P+)22、低浓度N型轻掺杂(NLDD)30、高浓度P型掺杂(P+)24置于N阱(N-Well)60的中上部，N阱(N-Well)60、P型ESD掺杂(P-ESD IMP)10与低浓度N型轻掺杂(NLDD)30构成等效NPN三极管结构，高浓度N型掺杂(N+)34、高浓度P型掺杂(P+)26置于N阱(N-Well)60的右上部，高浓度P型掺杂(P+)26、N阱(N-Well)60以及P型ESD掺杂(P-ESD IMP)10构成等效PNP三极管结构；
[0034] 高浓度N型掺杂(N+)32、高浓度P型掺杂(P+)20间用浅沟道隔离层(STI，Shallow Trench Isolation)70隔离，高浓度P型掺杂(P+)20的右侧和高浓度P型掺杂(P+)22间为N阱(N-Well)60的一部分，在该部分N阱上方放置第一P型栅(P-Gate)40；高浓度P型掺杂(P+)22、低浓度N型轻掺杂(NLDD)30、高浓度P型掺杂(P+)24间为N阱(N-Well)60的一部分，高浓度P型掺杂(P+)22底部至高浓度P型掺杂(P+)24底部的正下方为一层P型ESD掺杂(P-ESD IMP)10，即高浓度P型掺杂(P+)22底部、低浓度N型轻掺杂(NLDD)30底部、高浓度P型掺杂(P+)24底部及其中间的间隔部分的下方为一层P型ESD掺杂(P-ESD IMP)10；高浓度N型掺杂(N+)24和高浓度P型掺杂(P+)26间为N阱(N-Well)60的一部分，在该部分N阱上方放置第二P型栅(P-Gate)42，高浓度P型掺杂(P+)26和高浓度N型掺杂(N+)34间用浅沟道隔离层(STI，Shallow Trench Isolation)70隔离；高浓度P型掺杂(P+)22、低浓度N型轻掺杂(NLDD)30间间隔为S，低浓度N型轻掺杂(NLDD)30、高浓度P型掺杂(P+)24间间隔为S，高浓度P型掺杂(P+)22、和高浓度P型掺杂(P+)24的宽度为A，低浓度N型轻掺杂(NLDD)30的宽度为B；
[0035] 在高浓度N型掺杂(N+)32的上方、高浓度P型掺杂(P+)20的上方生成2个金属硅化物50并与第一P型栅(P-Gate)40相连组成本发明之PMOS器件的阳极Anode，在高浓度P型掺杂(P+)22、高浓度P型掺杂(P+)24、低浓度N型轻掺杂(NLDD)30的上方生成3个金属硅化物50并引出电极相连作为本发明之PMOS器件的阴极Cathode，在高浓度N型掺杂(N+)34的上方、高浓度P型掺杂(P+)26的上方生成2个金属硅化物50并与第二P型栅(P-Gate)42相连组成本发明之PMOS器件的阳极Anode。
[0036] 本发明所提出用于ESD的内嵌硅控整流器的PMOS器件实际上是在将如图1的现有的内嵌硅控整流器的PMOS器件中连接阴极的高浓度N型掺杂替换为低浓度的N型轻掺杂(NLDD)30，该低浓度的N型轻掺杂(NLDD)30作为本发明内嵌硅控整流器的PMOS器件内部寄生的NPN(低浓度N型轻掺杂(NLDD)30/P型ESD掺杂(P-ESD IMP)10/N阱(N-Well)60)三极管的发射极，其发射
电子的效率因本身N型掺杂浓度的降低而降低，这降低了该PMOS器件内部寄生的NPN(低浓度N型轻掺杂(NLDD)30/P型ESD掺杂(P-ESD IMP)10/N阱(N-Well)60)三极管的电流增益(βNPN)；另外一方面将本发明之PMOS器件漏极的高浓度P型掺杂(P+)22和高浓度P型掺杂(P+)24同时连接至阴极，此时高浓度P型掺杂(P+)22和高浓度P型掺杂(P+)24同时起着保护环(Guard Ring)的作用，可以减少电子从低浓度N型轻掺杂(NLDD)30注入到P型ESD掺杂(P-ESD IMP)10中并到达N阱(N-Well)60的几率，所以这也降低了本发明之PMOS器件内部寄生的NPN(低浓度N型轻掺杂(NLDD)30/P型ESD掺杂(P-ESD IMP)10/N阱(N-Well)60)三极管的电流增益(βNPN)；最后将连接阳极的高浓度P型掺杂(P+)20和高浓度P型掺杂(P+)26下方的P型ESD掺杂(P-ESD IMP)11和12去除，可以在一定程度上降低高浓度P型掺杂(P+)20和高浓度P型掺杂(P+)26向N阱(N-Well)60发射空穴的效率，这在一定程度上降低了本发明PMOS器件内部寄生的PNP(高浓度P型掺杂(P+)20或26/N阱(N-Well)60/P型ESD掺杂(P-ESD IMP)10)三极管的电流增益(βPNP)，三者结合起来，可以将本发明之内嵌硅控整流器的PMOS器件回滞效应的维持电压提升至2.2V以上，所以本发明所提出的内嵌硅控整流器的PMOS器件更适用于28nm High-K/Metal Gate工艺平台的防静电保护设计。
[0037] 在本发明中，该用于ESD的内嵌硅控整流器的PMOS器件的尺寸A、B、S和NLDD掺杂浓度一起决定了其回滞效应效应特性，其中A为0.1～1um，B为0.1～2um，S为0～2um，掺杂浓度剂量范围为1E12～1E15/cm2。
[0038] 图3为本发明一种内嵌硅控整流器的PMOS器件的实现方法之较佳实施例的步骤流程图。如图3所示，本发明一种内嵌硅控整流器的PMOS器件的实现方法，包括如下步骤：
[0039] 步骤S1，提供一半导体衬底，在本发明具体实施例中，提供一P型衬底(P-Sub)80，并于该P型衬底(P-Sub)80中生成一个N阱(N-Well)60。
[0040] 步骤S2，利用高浓度P型掺杂(P+)20、N阱(N-Well)60以及P型ESD掺杂(P-ESD IMP)10于N阱(N-Well)60的左上部形成等效PNP三极管结构，利用N阱(N-Well)60、P型ESD掺杂(P-ESD IMP)10与低浓度N型轻掺杂(NLDD)30于N阱(N-Well)60的中上部构成等效NPN三极管结构，利用高浓度P型掺杂(P+)26、N阱(N-Well)60以及P型ESD掺杂(P-ESD IMP)10于N阱(N-Well)60的右上部构成等效PNP三极管结构，具体地，将高浓度N型掺杂(N+)32、高浓度P型掺杂(P+)20置于N阱(N-Well)60的左上部，高浓度P型掺杂(P+)20、N阱(N-Well)60以及P型ESD掺杂(P-ESD IMP)10构成等效PNP三极管结构，高浓度P型掺杂(P+)22、低浓度N型轻掺杂(NLDD)30、高浓度P型掺杂(P+)24置于N阱(N-Well)60的中上部，N阱(N-Well)60、P型ESD掺杂(P-ESD IMP)10与低浓度N型轻掺杂(NLDD)30构成等效NPN三极管结构，高浓度N型掺杂(N+)34、高浓度P型掺杂(P+)26置于N阱(N-Well)60的右上部，高浓度P型掺杂(P+)26、N阱(N-Well)60以及P型ESD掺杂(P-ESD IMP)10构成等效PNP三极管结构。
[0041] 其中，高浓度N型掺杂(N+)32、高浓度P型掺杂(P+)20间用浅沟道隔离层(STI，Shallow Trench Isolation)70隔离，高浓度P型掺杂(P+)20的右侧和高浓度P型掺杂(P+)22间为N阱(N-Well)60的一部分，并在该部分N阱上方放置第一P型栅(P-Gate)40；高浓度P型掺杂(P+)22、低浓度N型轻掺杂(NLDD)30、高浓度P型掺杂(P+)24间为N阱(N-Well)60的一部分，高浓度P型掺杂(P+)22底部至高浓度P型掺杂(P+)24底部的正下方为一层P型ESD掺杂(P-ESD IMP)10，即高浓度P型掺杂(P+)22底部、低浓度N型轻掺杂(NLDD)30底部、高浓度P型掺杂(P+)24底部及其中间的间隔部分的下方为一层P型ESD掺杂(P-ESD IMP)10；高浓度N型掺杂(N+)24和高浓度P型掺杂(P+)26间为N阱(N-Well)60的一部分，并在该部分N阱上方放置第二P型栅(P-Gate)42，高浓度P型掺杂(P+)26和高浓度N型掺杂(N+)34间用浅沟道隔离层(STI，Shallow Trench Isolation)70隔离；高浓度P型掺杂(P+)22、低浓度N型轻掺杂(NLDD)30间间隔为S，低浓度N型轻掺杂(NLDD)30、高浓度P型掺杂(P+)24间间隔为S，高浓度P型掺杂(P+)22、和高浓度P型掺杂(P+)24的宽度为A，低浓度N型轻掺杂(NLDD)30的宽度为B。
[0042] 步骤S3，在高浓度N型掺杂(N+)32的上方、高浓度P型掺杂(P+)20的上方生成2个金属硅化物50并与第一P型栅(P-Gate)40相连组成本发明之PMOS器件的阳极Anode，在高浓度P型掺杂(P+)22、高浓度P型掺杂(P+)24、低浓度N型轻掺杂(NLDD)30的上方生成3个金属硅化物50并引出电极相连作为本发明之PMOS器件的阴极Cathode，在高浓度N型掺杂(N+)34的上方、高浓度P型掺杂(P+)26的上方生成2个金属硅化物50并与第二P型栅(P-Gate)42相连组成本发明之PMOS器件的阳极Anode。
[0043] 应用时，为保护IO端口，将本发明之内嵌硅控整流器的PMOS器件的阴极Cathode对外接IO(输入输出端)，对内接内部电路，并通过某种ESD保护器件接地Vss，其阳极接
电源电压Vdd，其阳极Anode；为保护电源，在该内嵌硅控整流器的PMOS器件之后还可以连接其他的某种ESD保护器件以获得需要的特性，如图4所示。
[0044] 综上所述，本发明一种内嵌硅控整流器的PMOS器件及其实现方法通过将现有的内嵌硅控整流器的PMOS器件中连接阴极的高浓度N型掺杂替换为轻掺杂的N型轻掺杂(NLDD)，并将该PMOS器件漏极的高浓度P型掺杂(22)和高浓度N型掺杂(24)同时连接至阴极，去除连接阳极的高浓度P型掺杂(20)和(26)下方的P-ESD IMP掺杂，可在提升PMOS器件二次击穿电流的同时，提升维持电压至2.2V以上，所以本发明所提出的新型内嵌硅控整流器PMOS器件更适用于28nm High-K/Metal Gate工艺平台的防静电保护设计。
[0045] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如
权利要求书所列。
