技术领域
[0001] 本
发明属于集成电路技术领域，具体涉及一种用于集成电路设计流程可信设计的方法及电路。
背景技术
[0002] 近年来，
硬件制造商广泛使用制造设备外包和第三方知识产权核心(3PIP)采购的商业模式。然而其会导致涉及数千人的高度复杂供应链，以及复杂的自动化设计和制造设备。在这种模式下，硬件攻击者可以更容易地在供应链的不同
节点进行攻击。这种对供应链安全的破坏可能导致恶意
修改集成电路(IC)，这就是硬件特洛伊木
马(HTH)。硬件木马本质上是隐形的，目的是为了逃避设计验证和制造后的测试。硬件木马的激活可能会导致系统灾难性的损毁，也可能窃取片上像加密密钥之类的秘密信息。因此，硬件木马的检测和
预防以及由此产生的新威胁越来越被工业界和学术界重视。
[0003] 近年来，为了应对IC供应链中硬件木马的威胁，建立各方之间的信任，常采用木马检测和可信设计进行处理。在实际应用中，通过调研发现，由于木马种类较多、插入点多样，同时，富有经验的攻击者会将极小的硬件木马插入到大规模集成电路中，这导致木马检测方法只对特定类型木马有检出效果，因此，人们越来越关注将可信设计加入到集成电路设计流程中。目前，常采用增加片上结构的方式以应对IC供应链中硬件木马的威胁，从而实现可信设计。一般而言，片上结构包括添加监视器和修改电路活动性两种方法。
[0004] 然而，现有检测
电流的监视器一般由模拟电路构成，这就额外需要
模数转换器的加入，同时，现有的木马检测方法大多需要对木马进行建模，造成了过高的监视器电路规模和复杂度，使得电路不易于集成；此外，模拟电路也更容易受工艺偏差的影响，进而影响测量结果。
发明内容
[0005] 为了解决
现有技术中存在的上述问题，本发明提供了一种用于集成电路设计流程可信设计的方法及电路。本发明要解决的技术问题通过以下技术方案实现：
[0006] 一种用于集成电路设计流程可信设计的方法，包括：
[0007] 获取集成电路的
门级网表；其中，所述集成电路门级网表包括工艺偏差信息；
[0008] 获取所述集成电路中的待测路径；
[0010] 在所述集成电路的门级网表中增加片上检测电路的门级网表以完成新电路的版图设计；
[0011] 对所述新电路进行第一次动态仿真，得到所述环形振荡器的
频率阈值范围；
[0012] 根据所述频率阈值范围利用所述检测电路对所述新电路进行可信设计验证。
[0013] 在本发明的一个
实施例中，获取所述集成电路中的待测路径包括：
[0014] 获取所述集成电路中的重要功能路径；
[0015] 获取所述集成电路中的低翻转率节点所在路径。
[0016] 在本发明的一个实施例中，获取所述集成电路中的低翻转率节点所在路径包括：
[0017] 生成随机测试向量；
[0018] 根据所述随机测试向量仿真所述集成电路的门级网表，得到翻转文本；
[0019] 根据所述翻转文本得到低翻转率节点；
[0020] 搜索所述低翻转率节点的前后路径以确定最终的低翻转率节点所在路径。
[0021] 在本发明的一个实施例中，将所述待测路径配置成环形振荡器包括：
[0022] 在所述待测路径的输入端增加一个二选一数据选择器使所述待测路径与所述二选一数据选择器组成环形振荡器，以保证所述待测路径具有两种工作模式，其中，所述两种工作模式为逻辑功能模式和环形振荡器模式。
[0023] 在本发明的一个实施例中，将所述待测路径配置成环形振荡器还包括：
[0024] 若所述待测路径中有偶数个门，则在所述二选一数据选择器和所述待测路径输出端增加
反相器。
[0025] 在本发明的一个实施例中，在所述集成电路的门级网表中增加片上检测电路的门级网表以完成新电路的版图设计包括：
[0026] 生成检测电路的门级网表；
[0027] 将所述检测电路的门级网表添加进所述集成电路的门级网表，得到新电路的门级网表；
[0028] 对所述新电路的门级网表进行静态时序分析，得到时序收敛的新电路的门级网表，以完成新电路的版图设计。
[0029] 在本发明的一个实施例中，对所述新电路进行第一次动态仿真，得到所述环形振荡器的频率阈值范围包括：
[0030] 获取测试激励；
[0031] 利用所述测试激励使所述环形振荡器振荡；
[0032] 对所述环形振荡器进行第一次动态仿真，得到所述环形振荡器的振荡频率；
[0033] 根据所述环形振荡器的振荡频率得到所述环形振荡器的频率阈值范围。
[0034] 在本发明的一个实施例中，根据所述频率阈值范围利用所述检测电路对所述新电路进行可信设计验证包括：
[0035] 利用所述测试激励对根据所述新电路的版图设计制造的芯片进行第二次动态仿真；
[0036] 利用所述检测电路检测所述新电路中环形振荡器的频率，并判断其是否落在所述频率阈值范围。
[0037] 在本发明的一个实施例中，根据所述频率阈值范围利用所述检测电路对所述新电路进行可信设计验证包括：
[0038] 在所述新电路中加入硬件木马并进行EDA模拟以验证可信设计。
[0039] 本发明的另一个实施例还提供了一种用于集成电路设计流程可信设计的电路，包括：
[0040] 模式选择模
块，用于将集成电路配置成若干环形振荡器并输出若干振荡
信号；
[0041] 信号选择模块，连接所述模式选择模块，用于从所述若干振荡信号中选择一个并输出；
[0042] 检测模块，连接所述信号选择模块，用于对所述振荡信号进行频率检测。
[0043] 在本实施例中，所述检测模块包括：第一数据选择器、第二数据选择器、第一D触发器、第二D触发器、反相器、与门、计时器、计数器以及控制单元，其中，
[0044] 所述第一数据选择器的第一输入端连接所述信号选择模块的输出端，其第二输入端接入PLL参考信号，输出端连接所述第一D触发器的D端；
[0045] 所述第二数据选择器的两个输入端分别接入所述L参考信号和ATE校准信号，其输出端连接所述第一D触发器的时钟端、所述第二D触发器的时钟端以及所述计时器的输入端；
[0046] 所述第一D触发器的Q端连接所述第二D触发器的D端和所述与门的第一输入端；
[0047] 所述第二D触发器的Q端通过所述反相器连接所述与门的第二输入端；
[0048] 所述与门的输出端连接所述计数器的输入端；
[0049] 所述计数器的输出端连接所述控制单元的输入端；
[0050] 所述控制单元的另一个输入端接入外部使能信号，其输出端连接所述计时器的使能端。
[0051] 本发明的有益效果：
[0052] 1、本发明提供的用于集成电路设计流程可信设计的方法将木马对侧信道信息的影响直接反映在路径延迟上，省去了对木马进行建模的过程，降低了测试难度；同时在前期就考虑到工艺偏差的影响，将其导入信息库中，降低了其对测量结果的影响；
[0053] 2、本发明提供的用于集成电路设计流程可信设计的电路其检测结构简单，均由标准单元组成，易于整合进集成电路设计流程，同时保证对待测路径频率的精确测量。
[0054] 以下将结合
附图及实施例对本发明做进一步详细说明。
附图说明
[0055] 图1是本发明实施例提供的一种用于集成电路设计流程可信设计的方法
流程图；
[0056] 图2是本发明实施例提供的具有奇数个门的待测路径中环形振荡器配置示意图；
[0057] 图3是本发明实施例提供的具有奇数个门的待测路径中环形振荡器配置示意图；
[0058] 图4是本发明实施例提供用于集成电路设计流程可信设计的电路结构
框图；
[0059] 图5是本发明实施例提供的检测模块电路实例图；
[0060] 图6是本发明实施例提供的信号
波形图。
具体实施方式
[0061] 下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
[0062] 实施例一
[0063] 请参见图1，图1是本发明实施例提供的一种用于集成电路设计流程可信设计的方法流程图，包括：
[0064] 步骤一：获取集成电路的门级网表；其中，所述集成电路门级网表包括工艺偏差信息。
[0065] 在本实施例中，所述获取集成电路的门级网表包括：
[0066] 读取工艺库中的lib文件，得到第一lib工艺库文件；
[0067] 对所述第一lib工艺库文件导入工艺偏差，得到第二lib工艺库文件；
[0068] 对所述第二lib工艺库文件进行编译得到db工艺库文件；
[0069] 对所述db工艺库文件和所述集成电路进行约束，得到多个集成电路的门级网表以及与所述门级网表对应的时序约束文件。
[0070] 具体的，考虑工艺偏差对木马检测的影响，在模拟工艺偏差时，首先使用Python脚本，读入工艺库中.lib格式的工艺库文件，得到第一lib工艺库文件；接着对库中的标准单元的时序信息进行分析，对其导入在一定范围内随机变化的工艺偏差，然后输出多个具有不同程度
波动偏差的.lib格式的文件，即第二lib工艺库文件；接下来利用Synopsys Library Compiler工具将这些生成的.lib文件进行编译得到可以用于仿真的.db格式的工艺库文件。得到包含工艺偏差的工艺库文件后，使用Design Compiler分别使用这些工艺库和原始电路的RTL描述，对其进行时序、面积等方面的约束，最终得到多个综合后的门级网表及多个.sdc格式的时序约束文件。
[0071] 本发明提供的用于集成电路设计流程可信设计的方法在前期就考虑到工艺偏差的影响，将其导入信息库中，降低了其对测量结果的影响。
[0072] 步骤二：获取所述集成电路中的待测路径。
[0073] 在本实施例中，待测路径包括两种路径，一种是重要功能路径，另一种是低翻转率节点所在路径。获取所述集成电路中的待测路径包括：
[0074] 获取所述集成电路中的重要功能路径；
[0075] 获取所述集成电路中的低翻转率节点所在路径。
[0076] 一般情况下，由于代工厂能够添加的木马包括信息泄露型、修改工艺参数型等等，信息泄露型木马可以被植入在电路的各个
位置，为了获得隐匿性强的特点，这类木马往往被植入在低翻转率节点所在路径上；此外，工艺参数型木马的作用是保证通过出厂测试的前提下，在实际使用中，大幅降低目标集成电路的使用寿命，因此这类木马往往被植入在电路中具有重要功能的关键路径上。所以，在集成电路可信设计时，选取这些具有重要功能的路径和低翻转率节点所在的路径作为待测路径，其能够提高效率和准确率。
[0077] 具有重要功能的路径一般在集成电路设计时就能知晓，因此，重点是低翻转率节点所在路径的确定。
[0078] 在本实施例中，获取所述集成电路中的低翻转率节点所在路径包括：
[0079] 生成随机测试向量；
[0080] 根据所述随机测试向量仿真所述集成电路的门级网表，得到翻转文本；
[0081] 根据所述翻转文本得到低翻转率节点；
[0082] 搜索所述低翻转率节点的前后路径以确定最终的低翻转率节点所在路径。
[0083] 具体的，首先，为了最大程度的激活整个测试电路，用SystemVerilog按照电路的设计要求生成随机测试向量。之后，用生成的随机测试向量在VCS中仿真集成电路的门级网表。在仿真之后，得到一个文本文件，此文件中记录了门级电路中每一个节点的翻转次数。使用Python脚本处理文件，对电路内部的节点翻转情况进行统计，选择合适的阈值，翻转概率小于该阈值的节点即为低翻转率木马节点。得到节点后，向前后搜索路径，此时考虑路径中的电容情况，选取路径电容值小于关键路径电容70％的路径作为最终低翻转率节点所在路径。
[0084] 步骤三：将所述待测路径配置成环形振荡器。
[0085] 在本实施例中，步骤三包括：在所述待测路径的输入端增加一个二选一数据选择器使所述待测路径与所述二选一数据选择器组成环形振荡器，以保证所述待测路径具有两种工作模式，既可以完成正常功能逻辑，也可以被配置成环形振荡器。
[0086] 具体的，对不同工艺偏差下的每个电路门级网表，使用Python脚本修改网表。如果所选待测路径上有奇数个门，则只需要在待测路径输入端添加一个二选一数据选择器。请参见图2，图2是本发明实施例提供的具有奇数个门的待测路径中环形振荡器配置示意图；其中，A为待测电路，B为二选一数据选择器，C端为环形振荡器频率输出，Tj_en信号作为二选一数据选择器的使能端，当Tj_en信号为高电平时，y端选通，这时路径被配置成环形振荡器，失去逻辑运算功能。为了使得环形振荡器稳定振荡，还需要对路径中门电路中不在振荡环路上的信号施加正确电平，如图2中待测路径-1中第二个和第三个门均为与非门，则x、y端应均置为高电平。如果是或非门，则不在振荡环路上的信号应置为低电平。
[0087] 进一步的，将所述待测路径配置成环形振荡器还包括：
[0088] 若所述待测路径中有偶数个门，则在所述二选一数据选择器和所述待测路径输出端增加反相器。
[0089] 具体的，如果所选待测路径上有偶数个门，那么还应在环形振荡器频率输出C端和二选一数据选择器B之间添加反相器D。请参见图3，图3是本发明实施例提供的具有奇数个门的待测路径中环形振荡器配置示意图。
[0090] 本实施例在环形振荡器频率输出C端和二选一数据选择器B之间添加反相器D的目的是保证待测路径能够振荡起来。同时通过添加反相器，间接地增长了
短路径，解决了超速测试问题。
[0091] 步骤四：在所述集成电路的门级网表中增加片上检测电路的门级网表以完成新电路的版图设计，包括：
[0092] 生成检测电路的门级网表；
[0093] 将所述检测电路的门级网表添加进所述集成电路的门级网表，得到新电路的门级网表；
[0094] 对所述新电路的门级网表进行静态时序分析，得到时序收敛的新电路的门级网表，以完成新电路的版图设计。
[0095] 具体的，将同样由Design Compiler综合生成的检测电路的网表使用Python脚本添加进各个包含工艺偏差的电路网表中。由于路径中加入了二选一数据选择器、可能的反相器结构和检测结构，所以还应进行静态时序分析以确保修改后的网表时序收敛，至此，得到了一个具有检测结构的新电路及其门级网表，完成了新电路的版图设计。
[0096] 本实施例添加片上检测结构主要用于测量生产后环形振荡器输出频率。
[0097] 步骤五：对所述新电路进行第一次动态仿真，得到所述环形振荡器的频率阈值范围；包括：
[0098] 获取测试激励；
[0099] 利用所述测试激励使所述环形振荡器振荡；
[0100] 对所述环形振荡器进行第一次动态仿真，得到所述环形振荡器的振荡频率；
[0101] 根据所述环形振荡器的振荡频率得到所述环形振荡器的频率阈值范围。
[0102] 具体的，将各个包含工艺偏差的门级网表、对应的时序约束文件(.sdc)和偏差工艺库读入IC Complier中进行物理综合。布局布线后得到物理级含工艺偏差的各个原电路网表和时序约束文件(.sdc)。同时，针对物理设计后的电路的网表，使用TetraMax生成测试激励向量。
[0103] 使用VCS仿真工具，利用测试激励向量使环形振荡器振荡，对电路网表进行后仿真，获取振荡频率，使用分类
算法获得原电路振荡频率阈值范围，为可信设计验证做准备。
[0104] 步骤六：根据所述频率阈值范围利用所述检测电路对所述新电路进行可信设计验证。
[0105] 优选的，对所述新电路进行可信设计验证包括：
[0106] 利用所述测试激励对根据所述新电路的版图设计制造的芯片进行第二次动态仿真；
[0107] 利用所述检测电路检测所述新电路中环形振荡器的频率，并判断其是否落在所述频率阈值范围。
[0108] 具体的，对生产完成的芯片施加同样的测试激励，利用片上检测结构测量待测路径构成环形振荡器的频率，使用分类算法检查该频率是否落在阈值范围之内。若在，则代工厂可信；若不在，则代工厂不可信。
[0109] 进一步的，可信设计验证在不具备流片条件的情况下，还可以使用EDA工具进行模拟验证。在使用该方法进行验证时，需要在电路中植入硬件木马。
[0110] 具体的，在原电路考虑工艺偏差的已修改添加了环形振荡器和检测结构的门级网表中，通过Python编写脚本修改网表，加入硬件木马。进行静态时序分析后，使用IC Complier进行物理设计。获得新的测试激励后，使用VCS仿真
软件对电路进行后仿真，得到由检测结构测出的待测环路振荡频率。使用分类算法检查该频率是否落在阈值范围之内。若在，说明可信设计方法无效；若不在，说明可信设计方法有效。
[0111] 本发明提供的用于集成电路设计流程可信设计的方法将木马对侧信道信息的影响直接反映在路径延迟上，省去了对木马进行建模的过程；且无需进行超速测试，降低了测试难度。
[0112] 实施例二
[0113] 本发明的另一个实施例还提供了一种用于集成电路设计流程可信设计的电路，请参见图4，图4是本发明实施例提供用于集成电路设计流程可信设计的电路结构框图，包括：
[0114] 模式选择模块1，用于将集成电路配置成若干环形振荡器并输出若干振荡信号；
[0115] 信号选择模块2，连接所述模式选择模块1，用于从所述若干振荡信号中选择一个并输出；
[0116] 检测模块3，连接所述信号选择模块2，用于对所述振荡信号进行频率检测。
[0117] 在本实施例中，模式选择模块1包括一个二选一数据选择器，设置在集成电路待测路径的输入端，其使得路径既可以完成正常功能逻辑，也可以被配置成环形振荡器。当选择环形振荡器模式时，输出振荡频率信号。
[0118] 进一步的，由于集成电路中可能含有多个待测路径，因此，需要多个二选一数据选择器将其配置成多个环形振荡器，相应的，也就会出现多个振荡信号被输出。
[0119] 进一步的，信号选择模块2为一个多选一的数据选择器，连接多个振荡信号的输出端，并逐一输出至检测模块。
[0120] 检测模块3用于对信号选择模块2输出的振荡信号进行频率检测。
[0121] 请参见图5，图5是本发明实施例提供的检测模块电路实例图；
[0122] 具体的，所述检测模块3包括：第一数据选择器31、第二数据选择器32、第一D触发器33、第二D触发器34、反相器35、与门36、计时器37、计数器38以及控制单元39，其中，[0123] 所述第一数据选择器31的第一输入端连接所述信号选择模块2的输出端，其第二输入端接入PLL参考信号，输出端连接所述第一D触发器33的D端；
[0124] 所述第二数据选择器32的两个输入端分别接入所述L参考信号和ATE校准信号，其输出端连接所述第一D触发器33的时钟端、所述第二D触发器34的时钟端以及所述计时器37的输入端；
[0125] 所述第一D触发器33的Q端连接所述第二D触发器34的D端和所述与门36的第一输入端；
[0126] 所述第二D触发器34的Q端通过所述反相器35连接所述与门36的第二输入端；
[0127] 所述与门36的输出端连接所述计数器38的输入端；
[0128] 所述计数器38的输出端连接所述控制单元39的输入端；
[0129] 所述控制单元39的另一个输入端接入外部使能信号，其输出端连接所述计时器37的使能端。
[0130] 具体的，图5中MUX1和MUX2分别表示第一数据选择器和第二数据选择器，其均为二选一数据选择器。在本实施例中，两个二选一数据选择器的作用是保证检测电路可以工作在两种模式：当MUX1选择PLL产生的参考信号，MUX2选择外部ATE送入的
时钟信号时，检测电路工作在自校准模式，保证为第二种工作模式提供可靠参考信号；当MUX1选择待测信号，MUX2选择PLL产生的参考信号时，检测电路工作在测量模式。
[0131] FF1和FF2表示第一D触发器和第二D触发器，计数器为n位计数器，其在测量时间段内的总脉冲次数表示为N，计时器为m位计时器，其在测量时间段内的总周期数表示为M。
[0132] 请参见图6，图6是本发明实施例提供的信号波形图；其中，(a)表示待测信号波形，(b)表示参考信号波形，(c)表示与门输出的脉冲信号。检测模块通过测量待测信号比参考时钟信号快或慢若干个时钟周期所需的时间，得到被测信号与基准参考时钟之间的频率差。参考信号用于捕获待测信号。最后两个捕获结果由两个串行连接的D型边沿触发器(FF1和FF2)保存。当FF1的Q端为高电平且FF2的Q端为低电平时，在与门的输出端产生一个脉冲。这个脉冲标志着待测信号和参考信号边沿再次重合的时间点，也就是说两个信号又出现了
2π的
相位差。两个脉冲之间的时间就是两信号每次出现2π
相位差的时间间隔。
[0133] 具体的，n位计数器由与门的输出脉冲驱动。在测量开始之前，一个起始数值(x)会被传入进计数器。当第(x+1)个脉冲到来时，计数器会使能计时器。当计数器的最高位为“1”，其他各位为“0”时，计数器会停止计时器，测量时间段内总计的脉冲次数用N表示。
[0134] 进一步的，测量时间的长度由计时器来记录。参考信号的总计周期数用M表示。在测量开始前，计时器会被复位到“0”。之后，当计数器的第(x+1)个脉冲到来时，计时器被启动。当计数器的最高位为“1”，其他各位为“0”时，计时器被停止。这样，在M个参考信号时钟周期内，共有2π(N-1)的相位差。测量结束后，计数器和计时器的数值可以被保存在片上
存储器中或传输到片外。
[0135] 然后计算待测环形振荡器的振荡周期。计算公式如下：
[0136]
[0137] 其中，Tos为待测环形振荡器的振荡周期，Trefclk为参考信号周期，M为参考信号的总计周期数，N为测量时间段内总计的脉冲次数。
[0138] 再根据环形振荡器的振荡周期计算待测环形振荡器的振荡频率，计算公式如下：
[0139]
[0140] 至此，便完成了待测环形振荡器的振荡频率的检测。
[0141] 本发明提供的检测电路结构简单，均由标准单元组成，无需添加额外的模数转换器，易于整合进集成电路设计流程，同时保证对待测路径频率的精确测量。
[0142] 以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
