对于本技术领域来说，已知有许多不同类型的、具有一个电 感性特征的负载的电压交变的电源系统。一个实例是一种具有一 个N沟道场效应晶体管类型的输出晶体管的电源系统。在该电源 系统中通过一个控制系统交替地接通和断开该输出晶体管，其中 在接通该输出晶体管时把一个电压加到该感性负载上。该控制系 统包括一个或更多的部件，该部件在断开该输出晶体管时起到使 该输出晶体管中的栅—源电容放电的作用，从而可快速地和在没 有大的功率损耗的情况下断开该晶体管。举例来说，专利说明书 第EP0352828A2号描述了一种用于使该输出晶体管中的栅— 源电容放电的双极型晶体管。按照美国专利说明书第4,728,826 号，使用一种与一个齐纳二极管串联的场效应晶体管在断开该输 出晶体管的同时使该输出晶体管中的栅一源电容放电。美国专利 说明书第4,928,053号示出怎样把二个场效应晶体管连接到该 输出晶体管上的一个输入端，用于在断开该输出晶体管的同时使 上述输出晶体管中的电容放电。
也已知在断开电压交变的电源系统中的一个(达林顿复合晶 体管)末级时利用一个双极晶体管从上述末级抽出电荷(在该电 源系统中把一个达林顿复合晶体管末级连接到一个感性负载)。 在瑞典公开的说明书第SE454637号中示出这样一种末级的一 个实例。
也已知在一个电压交变的电源系统中应用一种推挽末级来 对一个电感性负载提供电压。该推挽末级包括交替地接通的一个 驱动或功率晶体管和一个减压晶体管，其中在接通该功率晶体管 时把该负载连接到一个高电压，而在接通该减压晶体管时该减压 晶体管把该负载连接到一个低电压。瑞典专利说明书第SE464 002号叙述了下述的一种方法：在分别激励和断开该功率晶体管 时应用一种所谓“双稳态”电路来使该功率晶体管的电容快速地 充电和放电。该双稳态电路包括多个场效应晶体管和二个双极控 制电压电路，把这些晶体管和电路用于在接通和断开上述功率晶 体管的同时对该功率晶体管中的电容进行快速充电，其目的是减 少在该功率或驱动晶体管中的功率损耗。
在以上所述中最后提到的包括一个推挽末级的电压交变驱 动系统的缺点是不能对上述电容进行足够快的充电，从而导致非 常高的损耗效应。
本发明的一个目的是在断开具有一个电感性负载的一个末 级中的一个功率晶体管时能使该状态转换进行得足够快以及由 此使功率损耗达到最小。
该问题是与以下的一个事实相关连的：一种电压交变驱动系 统(该系统包括一个具有PMOS功率晶体管类型的一个晶体管的 末级)对一个具有一种电感特征的负载提供电压。根据一个控制 信号使该功率晶体管接通和断开，当接通该功率晶体管时，该功 率晶体管对该电感性负载提供电压。当断开该功率晶体管时，该 电感起一种恒流发生器的作用，导致在该功率晶体管内的一种电 荷再分布，该电荷再分布使该非导通的晶体管再次变为导通，这 一点是不希望出现的。这种由于电感性负载的缘故通过该晶体管 传导的不希望出现的电流是有害的，这是由于它产生功率损耗， 而在高电压电路中这种功率损耗特别显著。
因而本发明的一个目的是提供用于接通和断开一个末级中 的一个功率晶体管的一种方法和一种电路结构，该方法和该电路 结构可以不产生不能进行控制的功率损耗。
本发明的另一个目的是提供一种方法和一种电路结构，该方 法和该电路结构可保证迅速地和安全地断开一个末级中的一个 功率晶体管，不会产生该功率晶体管在不希望有的情况下被起动 或接通和变成具有导电性的危险。
本发明的又一个目的是保证当断开一个末级中的一个功率 晶体管时该不起作用的功率晶体管将接收一个充分大的电流以 使其栅—源电容被快速地放电，从而导致该晶体管的快速的和安 全的去激励。
因此本发明涉及一种连接到一个负载(例如一个电感性负 载)的电压交变的驱动电路结构。可以用几种不同方式来构成该 驱动电路结构。但是所有的实施例都包括一个具有一个连接到该 负载的功率晶体管的末级和一个连接到该末级的控制电路，该控 制电路的功能是接通和断开该功率晶体管，以便在接通该功率晶 体管时该末级将对该负载提供一个高电压。通过一个控制信号来 控制该晶体管的激励和去激励，也就是该晶体管从一个导电状态 到一个非导电状态的转换。本发明的一个主要部分是在于一个电 流驱动缓冲电路，把该缓冲电路包括在该控制电路内，把该缓冲 电路连接到该功率晶体管，其功能是根据上述控制信号接通和断 开该功率晶体管，其工作方式是即使在该负载是电感性的情况下 在该晶体管内只产生一个低的功率损耗。该末级还可以包括双极 型晶体管，但对于场效应晶体管该电流驱动缓冲电路是最佳的。
该电流驱动缓冲电路包括一个第一变换电路、一个第二变换 电路和一个达林顿复合晶体管电路。在断开该晶体管时，该变换 电路以下述方式协同工作：即，使该达林顿复合晶体管电路产生 一个传送到该功率晶体管的断开或去激励电流，该晶体管去激励 电流使该功率晶体管内的栅—源电容快速地放电，从而保证该晶 体管被断开，由此来防止该功率晶体管在断开时产生不希望有的 导电电流。
该电流驱动缓冲电路还包括一个根据该控制信号来激励该 功率晶体管的半导体元件，该元件通过产生一个对该功率晶体管 中的电容进行充电的激励电流来激励该功率晶体管。
本发明还包括一种用于对上述类型的一种电压交变的驱动 电路结构的功率晶体管进行接通和断开的方法。该方法包括下述 步骤：一个控制信号的一个第一和第二变换；把该变换了的信号 加到一个电流产生电路上；产生一个断开电流并将上述电流送到 该功率晶体管的输入端以及由此对该功率晶体管中的电容进行 充电以使该功率晶体管的输入端上的电压电平转换到一个不起 作用的电平。该方法可导致该晶体管的快速的和安全的去激励。
该方法还包括通过产生一个接通电流和对该功率晶体管中 的电容进行充电来激励该功率晶体管，从而转换该功率晶体管的 输入端上的电压以及由此来激励或起动上述晶体管。
因此本发明解决了在断开一个功率晶体管时可能会产生的 上述问题。这种解决方式所提供的优点是可以如此快和如此可靠 地断开该功率晶体管以致该驱动电路结构在仍保持功率损耗于 一个低水平的同时可在高的转换频率下工作。
由该末级中的低功率损耗提供的另一个优点是用于密封该 末级的封壳可以是一种简单的和廉价的类型，这是由于不需要把 该封壳制成能带走大量的热量。
以下在参照一个较佳的、举例说明的实施例和也参照附图的 情况下详细地描述本发明。
附图的简要描述
图1是说明根据本发明的一个电压交变驱动电路结构(包括 连接到一个电感性负载的一个推挽末级)的一个方框简图。
图2a是该驱动电路结构中的一个电流驱动缓冲电路的一个 详细的电路图，把该缓冲电路连接到该推挽末级中的一个功率晶 体管，也把该缓冲电路连接到该电感性负载。本图也示出当断开 或去激励该功率晶体管时在该电路中传导的那些电流。
图2b说明与图2a相同的电路，以及示出当激励该功率晶体 管时由该电路传导的那些电流。
图3是说明本发明的一种方法的一个流程简图。
图4是在本发明的电路结构中产生的信号的一个图示的说 明。
图5是说明根据本发明的一个电压交变驱动电路结构的另 一个实施例的一个方框略图以及示出连接到一个电感性负载的 一个简单的末级。
图6是说明根据本发明的一个电压交变驱动电路结构的一 个第三实施例的一个方框略图以及示出连接到一个电感性负载 的一个推挽末级。
图7是在根据图6的电压交变驱动电路结构中产生的信号 的一个图示的说明。
实施本发明的最佳方式
图1是说明一个连接到一个具有电感特征的负载的电压交 变驱动电路结构的一个方框略图。该驱动电路结构包括一个连接 到电感性负载12的高压推挽末级10和一个连接到该末级10的 控制电路14。该末级10包括一个连接到一个减压晶体管Q2的 功率晶体管Q1，把这二个晶体管连接在一个第一电压发生器V1 的一个正端和一个负端之间。该正端具有一个高的电源电压 VCCH，而该负端具有地电位。举例来说，该高的电源电压可以是 300V。在上述二个晶体管间的连接点形成该末级上的一个输出端 16。把负载12连接到该末级的输出端16和二个容量相同的电容 器C1间的一个连接点18。把该二个电容器C1连接在该第一电 压发生器V1的正端和负端间。在该连接点18和地之间该电容器 C1可认为是一个传送该高的电源电压VCCH的一半的第一电 压源。举例来说，可把该电感性负载12与一个以电子方式驱动的 荧光管一起使用并将该负载12与该荧光管以串联方式连接。构 成该控制电路14使之交替地接通和断开该功率晶体管和该减压 晶体管，以便对末级的输出端16上负载12交替地提供在该第一 电压发生器的正端上的电压VCCH和交替地提供在该电压发生 器的负端上的0V的一个电压。因此该输出端16上的电压(即输 出电压OUT)在一个高电平(当该功率晶体管Q1被接通和传导 电流时该高电平等于该正端上的电压)和一个低电平(当该减压 晶体管Q2被接通和传导电流时该低电平等于该负端上的电压) 间交替变化。上述二个晶体管通过电感性负载L传导方向相反的 电流。该推挽末级10具有一个对应于该功率晶体管上的一个控 制输入端的第一输入端G1，在该输入端G1上接收一个缓中输出 信号OUTLSB以便接通和断开该功率晶体管Q1。该末级10还可 具有一个对应于该减压晶体管Q2上的一个控制输入端的第二输 入端G2，该输入端G2用于接收一个转换信号OUTBUFF以便 接通和断开减压晶体管Q2。
该控制电路14包括一个时钟电路20、一个电平移动电路 22、一个连接到功率晶体管Q1的本发明特有的电流驱动缓冲电 路24和一个连接到减压晶体管Q2的较简单的缓冲电路26。
时钟电路20(CL)是用来产生一个控制信号IN1，利用该信 号IN1来控制该推挽末级中的晶体管的激励和去激励。在所说明 的情况下，该控制信号IN1是一个具有周期性重复的、脉宽相同 的时钟脉冲的时钟信号。把一个时钟脉冲的边缘用于控制该功率 晶体管的去激励和该减压晶体管的激励，而把另一个脉冲边缘用 于控制该减压晶体管的去激励和该功率晶体管的激励。该控制信 号IN1也可以具有较短或较长的脉冲。从一个第二电压发生器 V2把电压提供给该时钟电路20，举例来说，该第二电压发生器 V2传送一个9V的逻辑电压VLS。从时钟电路20上的一个输出 端28传送在逻辑电压VLS和0V之间交替变化的控制信号IN1。
电平移动电路22(LS)具有一个连接到时钟电路输出端28 的、用于接收控制信号IN1的输入端30。通过该第一电压发生器 V1、通过一个第二电压发生器V2和通过一个第三电压发生器 V3(该第三电压发生器V3传送一个比高的电源电压VCCH稍低 的第三电源电压VREG，例如288V)把电压提供给该电平移动电 路22。该电平移动电路22在一个输出端32上传送一个电平移动 了的控制信号OUTLS，该控制信号与控制信号IN1同步，但该脉 冲在高的电源电压VCCH和稍低的电源电压VREG之间变动。 该电平移动了的控制信号OUTLS已在该电平移动电路22中得 到适合于在该电流驱动缓冲电路24中的电压电平的电压电平。
该电流驱动缓冲电路24具有一个连接到该电平移动电路22 的输出端32的一个输入端34，该输入端用于接收电平移动了的 控制信号OUTLS。因为该电平移动了的控制信号OUTLS构成送 到该电流驱动缓冲电路24的一个输入信号，故在描述中也把该 信号称为一个缓冲输入信号INLSB。把该电流驱动缓冲电路24 连接到该第一电压发生器V1的正端和该第三电压发生器V3的 正端。该电路24在一个输出端36上传送一个加到该功率晶体管 Q1的输入端G1上的缓冲输出信号OUTLSB。根据本发明该缓 冲输出信号OUTLSB对应于该控制信号IN1在一个与高的电源 电压对应的高电平和一个与第三电源电压对应的低电平之间交 替变化以便激励和去激励该功率晶体管Q1，即接通和断开该晶 体管。
该较简单的缓冲电路26具有一个连接到时钟电路20的、用 于接收控制信号IN1的输入端38。该较简单的缓冲电路在一个输 出端40上传送上述的转换信号OUTBUFF，把该信号加到该减 压晶体管Q2的输入端G2上以便控制该晶体管的激励和去激励。
如以上所述，该推挽末级10包括一个功率晶体管Q1和一个 减压晶体管Q2。举例来说，该功率晶体管可以具有一个P沟道场 效应晶体管的形态，又举例来说，该减压晶体管可以具有一个N 沟道场效应晶体管的形态。虽然也可以使用双极型晶体管，但对 功率晶体管该结构是最佳的。
把功率晶体管Q1的S-连接点S1(源极)连接到具有电源电 压VCCH(按照本实施例，该电源电压是300V，即高电压)的第一 电压发生器V1的正端，同时把该晶体管的D-连接点(漏极)连 接到该推挽末级的输出端16和把G-连接点G1(栅极)连接到 该电流驱动缓冲电路24的输出端36以便接收该缓冲输出信号 OUTLSB。根据缓冲输出信号的电压电平，该功率晶体管Q1可以 是处于阻塞状态，也可以是处于导电状态。当该缓冲输出信号的 电压等于高的电源电压VCCH时，该驱动晶体管被阻塞，但当把 该电压降低到稍低的电源电压VREG时，该驱动晶体管被导通， 并把高的电源电压提供给负载。当该驱动晶体管被接通时，该晶 体管将传导从该晶体管至该电感性负载12流动的电感性电流 IL。把一个所谓的第一惯性二极管D1与该功率晶体管Q1并联， 通常把该二极管D1合并在该驱动晶体管Q1内。
把该减压晶体管Q2的S—连接点S2(源极)连接到0V(地)， 把D-连接点(漏极)连接到该末级的输出端16，同时把G—连接 点G2(栅极)连接到该较简单的缓冲级26以便接收转换信号 OUTBUFF。该转换信号OUTBUFF在一个高电平和一个低电平 之间交替变化，其中该高电平对应于该逻辑电压VLS，该低电平 对应于O电压。根据转换信号OUTBUFF，该减压晶体管可以是 处于阻塞状态，也可以是处于导通状态。当该电压OUTBUFF是 0V时，该减压晶体管被阻塞，而当该电压OUTBUFF增加到9V (VLS)时，该减压晶体管被接通和传送该低电压OV给负载12。 当接通时，该减压晶体管Q2传导一个电感性电流IL，其方向是从 该负载12至该晶体管。把一个所谓的第二惯性二极管D2与该减 压晶体管Q2并联，通常把该二极管合并在该减压晶体管Q2内。
上述二个晶体管Q1和Q2是彼此互补的，它们一起形成一 个反相的推挽末级，该末级以下述的简化方式进行工作。当对于 该推挽末级的输入信号OUTLSB、OUTBUFF具有一个高电平 时，只在减压晶体管Q2是导通的或工作的，其中末级输出电压 OUT得到一个低电平(0V)。这个简化的描述忽略了当该减压晶 体管导通时在该晶体管第二端产生的电压降，该电压降约为1V。 另一方面，当输入信号OUTLSB、OUTBUFF具有一个低电平时， 该功率晶体管是导通的并且末级输出电压OUT得到一个高电平 (VCCH)。已忽略了导通的驱动晶体管两端的约为1V的电压降。 上述二个晶体管交替地传导以互相相反的的方向流过电感性负 载12的电流。
因为把末级输出端16连接到一个电感性负载12以及因为 在对晶体管Q1和Q2进行状态转换时流过负载的电流改变方向， 故当把该功率晶体管Q1断开时，该电感性负载使输出电压电平 OUT从一个高电平转换到一个低电平。与此相对应，当把该减压 晶体管Q2断开时，使输出电压电平OUT从一个低电平转换到一 个高电平。
图2a和2b示出图1中的电流驱动缓冲电路24的一个详细 的电路图。该图也示出该电流驱动缓冲电路是怎样连接到该功率 晶体管(用两个电容来表示)和电感性负载12的。为了使本发明 更容易被理解，已用二个电容来说明该功率晶体管Q1。上述二个 图之间的唯一的区别是图2a示出在断开该功率晶体管时产生的 那些电流，而图2b示出在接通该功率晶体管时产生的那些电流。
参照图1、2a和2b给出关于本发明打算要解决的问题的一 个更详细的说明。为了描述该问题，根据图2a和2b把该功率晶 体管看作二个电容是适宜的。该第一电容由在该驱动晶体管的输 入端G1和高的电源电压VCCH之间的一个栅—源电容CGSQ1组 成。该第二电容由在该驱动晶体管的输入端G1和输出端16之间 的一个栅—漏电容CGDQ1组成。当该缓冲输出信号OUTLSB是低 电平(即在电压电平VREG处)时，该功率晶体管Q1被接通并传 送高的电源电压VCCH至输出端16。当上述功率晶体管是导通 时的该晶体管二端的电压降被忽略，该电压降只是1伏。在此同 时，该晶体管Q1驱动一个流过该电感性负载12的电感性电流 IL。从理论上讲，由于在该驱动晶体管的输入端G1上的电压增加 到电源电压VCCH该功率晶体管被断开。但是这种仅仅通过增 加该驱动晶体管的输入端上的电压来断开该晶体管的理论上的 去激励步骤是不充分的，这是由于根据图2a、2b该功率晶体管可 认为是二个电容。在截止的瞬间该电感性负载将起到一个电流发 生器的作用，它不管该去激励步骤，而继续传导电感性的负载电 流。因为该电感性负载电流继续流过该负载12，因此该输出端16 上的电压OUT将非常快地下降，以便该电感性负载电流IL能流 过在该减压晶体管Q2内的惯性二极管D2，直到在该电感性负载 内的能量已被释放。在输出端上的电压OUT下降到约负1伏，以 便该第二个二极管D2能传导该放电电流。这种在输出端16上的 快速的电压降也通过栅—漏电容CGDQ1的帮助加到该功率晶体管 Q1的输入端G1，此时输入端G1上的电压也将下降，这样就会带 来由此产生的下述危险：该功率晶体管尽管已被“断开”却再次将 变成导通状态。在已断开该晶体管之后以这种方式流过该功率晶 体管的不希望有的电流的大小取决于该电感性负载电流的幅值 和该晶体管的驱动效率。这种不希望有的电流导致在高电压电路 内表现得特别明显的功率损耗。简要地说，问题是当断开该功率 晶体管时，在该输入端上的电压可能会以不希望有的方式下降， 从而引起该已断开的晶体管传导电流。
在本发明中构成电流驱动缓冲电路24来解决上述问题，为 此该缓冲电路24包括一个第一变换电路Q3、Q4，第二变换电路 Q5、Q6和一个在所说明的情况下由一个达林顿复合晶体管电路 Q7、Q8组成的电流产生电路。该电流驱动缓冲电路24还包括一 个用于激励该功率晶体管Q1的半导体元件Q9。构成该电流驱动 缓冲电路24使之在不产生上述问题的情况下去激励或断开该功 率晶体管。构成该电路也是为了激励该功率晶体管。
该第一变换电路Q3、Q4具有一个连接到该缓冲电路的输入 端34的、用于接收缓冲输入信号INLSB的输入端42和一个输出 端44(在该输出端44上传送一个对应于缓冲输出信号OUTLSB 的第一变换信号N1)。因此就把该第一变换电路Q3、Q4的输出端 44连接到该电流驱动缓冲电路的输出端36。
该第二变换电路Q5、Q6具有一个连接到该缓冲电路的输入 端34的、用于接收缓冲输入信号INLSB的输入端46和一个输出 端48(在该输出端48上传送一个第二变换信号N2)。把该第二变 换电路Q5、Q6的输出端48连接到达林顿复合晶体管电路Q7、 Q8的一个输入端50和半导体元件Q9上的一个输入端52。
该达林顿复合晶体管电路Q7、Q8具有一个连接到该电流驱 动缓冲电路的输出端36的输出端54。该半导体元件Q9也具有 一个连接到该缓冲电路输出端36的输出端56。如以上所述，把该 电流驱动缓冲电路的输出端36连接到在该功率晶体管上的控制 输入端G1(G-连接点)，在图中用二个电容CGSQ1、CGDQ1来表示该 功率晶体管。在图中也示出电感性负载12。
该第一变换电路Q3、Q4包括一个第三场效应晶体管Q3和 一个第四场效应晶体管Q4。该第三场效应晶体管Q3是一个n沟 道型晶体管，且G-连接点G3连接到该第一变换器的输入端 42。把D-连接点D3连接到该第一变换器的输出端44且S-连 接点S3连接到在该第三电压发生器V3上的正端以便接收电位 VREG。该第四场效应晶体管Q4是一个P沟道型晶体管和且 G-连接点G4连接到该第一变换器的输入端42。把D-连接点 D4连接到该第一变换器的输出端44和把S-连接点S4连接到 在电压发生器V1上的正端以便接收电位VCCH。因此该第一变 换电路Q3、Q4的输出端44上的电压N1在高电平VCCH和低 电平VREG之间交替变化。
该第二变换电路Q5、Q6包括一个第五场效应晶体管Q5和 一个第六场效应晶体管Q6。该第五场效应晶体管Q5是一个n沟 道型晶体管，把其G-连接点G5连接到该第二变换器的输入端 46。把D-连接点D5连接到该第二变换器的输出端48，以及把 S-连接点S5连接到第三电压发生器V3的正端以便接收电位 VREG。该第六场效应晶体管Q6是一个P沟道型晶体管，其G- 连接点G6连接到该第二变换器的输入端46。把D-连接点D6 连接到该第二变换器的输出端48，以及把S-连接点S6连接到第 一电压发生器V1的正端以便接收电位VCCH。因此第二变换电 路Q5、Q6的输出端48上的电压N2在高电平VCCH和低电平 VREG之间交替变化。
该达林顿复合晶体管电路Q7、Q8包括一个连接到一个第八 晶体管Q8的第七晶体管Q7。该第七晶体管Q7是一个NPN双极 型晶体管。在该NPN晶体管Q7上的基极连接点50形成该复合 晶体管电路的输入端和被连接到该第二变换电路Q5、Q6上的输 出端48。把该NPN晶体管Q7上的集电极连接点C7连接到第一 电压发生器V1上的正端以便接收电位VCCH。把该NPN晶体管 上的发射极连接点E7通过一个第一电阻器R1连接到该复合晶 体管电路的输出端54。该第八晶体管Q8也是一个NPN双极型晶 体管。将其基极连接点B8连接到在第七晶体管Q7上的发射极连 接点E7。把该集电极连接点C8连接到该第一电压发生器V1上 的正端，而把发射极连接到该复合晶体管级的输出端54上。
该半导体元件Q9是一个第九晶体管，它是P-沟道场效应 类型的。该第九晶体管的G-连接点G9形成其输入端52，而S- 连接点S9形成其输出端56。把D-连接点D9连接到第三电压发 生器V3上的正端以便接收电位VREG。
把一个齐纳二极管Z连接在该电流驱动缓冲电路24上的输 出端36和该第一电压发生器V1上的正端之间。该齐纳二极管的 功能是在断开减压晶体管Q2时保护在复合晶体管级中的晶体管 和第四场效应晶体管使之免受破坏。引导任何可能产生的电流通 过该齐纳二极管。当断开该功率晶体管Q1时，该齐纳二极管箝制 住在输入端G1上的电压OUTLSB和防止该电压变得太高。如果 没有该齐纳二极管，该功率晶体管Q1的输入端上的电压可升高 到电源电压VCCH的二倍，因此可能会在错误的方向上通过复 合晶体管级的晶体管传导电流。
图3是说明根据本发明的一种方法的一个流程略图，而图4 示出在本发明的电路结构中产生的信号。以下将参照图3和图4 描述该电路结构的工作方式。将参照图2a描述在断开该功率晶 体管时该电流驱动缓冲电路的工作方式，参照图2b描述在激励 该功率晶体管时该缓冲电路的工作方式。
在图4中的信号图的最上方示出控制信号IN1及其重复脉 冲。可认为信号图中的时间点t，是可描述本发明的方法的一个起 始点。在图3中的起始位置58，该功率晶体管接通，这一点在信号 图中通过具有高电平VCCH的缓冲输入信号INLSB和具有低电 平VREG的缓冲输出信号OUTLSB来说明，其中该功率晶体管 Q1对输入端16提供高的电源电压VCCH。因此输出电压OUT 具有高的电压电平VCCH。该功率晶体管Q1导通一个通过电感 性负载12的负载电流12。
控制信号IN1的一个第一状态转换A发生在时间点t2处，此 时该控制信号的电压电平从高的电压电平VLS变成低电平0V。 这一情况在图3的流程图中用一个方框60来表示。相应的状态转 换E在电平移动电路LS中发生，以使缓冲输入信号INLSB从高 的电压电平VCCH转换为低的电压电平VREG，由此使电流驱 动缓冲电路24把缓冲输出信号OUTLSB转换到一个去激励电平 VCCH。在第一变换电路Q3、Q4和在第二变换电路Q5、Q6内对 缓冲输入信号INLSB进行变换，其中把第一变换信号N1和第二 变换信号N2转换到高电平VCCH(在图4中未示出)。但是对变 换了的信号N1、N2的状态转换不是瞬时地和同时地发生的。把 第二变换信号更快地转换到高电平VCCH，这意味着该复合晶体 管级将得到充分的基极电压来产生一个主要的去激励电流IQ7，Q8， 该电流对功率晶体管Q1内的电容CGSQ1、CGDQ1进行充电以使缓冲 输出信号OUTLSB上升到一个去激励限制电平DISlim，在该电平 处功率晶体管Q1被断开。
由于该控制信号IN1在时间点t2处的该第一状态转换A的 结果，在该电流驱动缓冲电路中产生一个去激励电流IDIS，根据流 程图中的方框64该电流IDIS由上述主要的去激励电流IQ7、Q8和一个 附加的去激励电IQ4组成。当第二变换电路Q5、Q6传送一个基极 电流IB7到该复合晶体管电路的输入端50时，在该复合晶体管电 路Q7、Q8中产生该主要的去激励电流IQ7、Q8，该基极电流IB7是当 复合晶体管电路输入端50上的第二变换信号N2被转换到高电 压电平VCCH时在第六晶体管Q6内产生的。该主要的去激励电 流IQ7、Q8(在去激励的瞬间该电流IQ7、Q8大体上与该电感性负载电流 IL相等)由在复合晶体管电路的晶体管Q7、Q8产生的全部电流组 成。把该主要的去激励电流IQ7、Q8传送到功率晶体管Q1上的输入 端G1以便快速地使第一电容CGSQ1放电，结果是在输入端G1上的 电压OUTLSB将上升到一个充分高的电平来使晶体管Q1去激 励(如流程图中的方框66所示出的)。该主要的去激励电流是如 此大以致输入端G1上的电压OUTLSB将上升到一个极限电平 DISlim以上。在该极限电平DISlim以上该功率晶体管Q1肯定被断 开。由于通过该主要的去激励电流IQ7、Q8提供给第一电容CGSQ1的电 荷的结果，输入端G1的电压增加到一个去激励范围DISlim ≤OUTLSB≤VCCH，在该范围内该功率晶体管Q1肯定被断开。 该主要的去激励电流IQ7、Q8继续对输入端G1提供电荷直到输出 电压OUT已下降到0V。该主要的去激励电流也对第二电容 CGDQ1进行充电使之达到电压VCCH。
为了使该复合晶体管电路Q7、Q8能传导该主要的去激励电 流，有必要使该电路具有一个足够的基极电压UB7＋UB8≈1.6V。 当电压OUTLSB已上升到高于高的电源电压减去该用于导通的 基极电压的值以使该基极电压的值UB7＋UB8低于1.6V时，该复 合晶体管电路Q7、Q8停止导通电流。用附加的去激励电流IQ4来 实现对第一电容CGSQ1的进一步放电，以使在输入端G1上的电压 OUTLSB一直增加到去激励电平VCCH，该附加的去激励电流 IQ4是在该缓冲输入信号INLSB具有低值VREG时在第一变换电 路中的第四晶体管Q4内产生的。
总起来说，为了产生该主要的去激励电流，该复合晶体管电 路Q7、Q8需要上述的基极电流IB7和上述的基极电压UB7＋UB8。按 照以上的描述，正是该二个变换电路之间的共同作用才建立起该 复合晶体管电路所需要的基极电压以便产生电流。通过用一个给 定的时间偏移来转换该变换电路从而实现上述的共同作用。
在信号图中用一个在时间点t2处的电流峰来说明整个的去 激励电流IDIS。因此包括第一电容CGSQ1的放电和第二电容CGDQ1的 充电的过程进行得非常迅速，从而该电压OUTLSB以一种稳定 的方式使功率晶体管Q1去激励。所描述的用去激励电流IDIS对该 功率晶体管Q1中的电容进行充电的过程被包括在该流程图中的 方框66内。
一经完成上述去激励过程和由此断开该功率晶体管Q1(该 晶体管是在推挽末级中的功率晶体管)，就通过把转换信号 OUTBUFF转换到逻辑电压电平VLS来接通减压晶体管Q2。该 转换信号OUTBUFF是在较简单的缓冲电路BUFF中产生的。在 断开驱动晶体管Q1之后立即在时间点t2+处转换到逻辑电压 VLS是通过延迟转换信号OUTBUFF来产生的。当减压晶体管 Q2被接通时，把低的电源电压0V提供给负载12，结果输出电压 OUT具有一个低电平，0V。通过该减压晶体管Q2传导电感性负 载电流IL，其方向是离开该晶体管Q2的负载12。
构成该电流驱动缓冲电路24也是为了激励该功率晶体管 Q1。但通过在时间点t3-处把缓冲输出信号OUTBUFF转换到低 电压值0V，在激励功率晶体管Q1之前立即断开减压晶体管Q2。 当断开减压晶体管Q2时，该电感性负载12使输出电压OUT非 常快地将其电平变成高的电源电压VCCH，以便能通过功率晶体 管Q1中的第一二极管D1释放负载L中的能量。在该放电期间， 输出端上的电压OUT上升到高于高电平VCCH 1伏，以便该第 一二极管能导通电流。
按照以上的描述，在时间点t2+和t3-处转换缓冲输出信号 OUTBUFF，以便该减压晶体管Q2的去激励在功率晶体管Q1已 关断之后发生和在该减压晶体管Q2关断之后接通该功率晶体管 Q1。将参照图6和图7详细地叙述在实践中完成这种激励延迟的 方式。
当结束减压晶体管Q2的去激励和输出电压OUT具有高电 平VCCH时，开始一个激励功率晶体管Q1的过程。通过控制信号 IN1在时间点t3处的一个第二状态转换B来开始该激励过程(如 在流程图中的方框68内所示出的)。以这种方式在电平移动电路 22中产生一个相应的使缓冲输入信号INLSB变到高电平VCCH 的第一状态转换F，此时把第一变换信号N1和第二变换信号N2 转换到低电平VREG。但是该变换信号N1、N2既不是瞬时地也不 是同时地进行转换，这是由于对第九晶体管Q9上的输入电容的 充电速度快于对第一晶体管Q1的输入电容的充电速度。该第一 晶体管Q1具有一个比第九晶体管Q9大得多的输入电容。输入 电容指的是在各个晶体管上的G-连接点与D-连接点之间和 G-连接点与S-连接点之间的电容。对于第九晶体管Q9中的电 容的更快的充电导致第九晶体管的G-连接点G9与S-连接点 S9之间的一个电压差。该电压差大到足以使第九晶体管产生和传 导一个主要的激励电流IQ9，该电流IQ9对功率晶体管Q1中的第一 电容CGSQ1和第二电容CGDQ1进行充电直到其输入端G1上的电压 OUTLSB已降到低于接通功率晶体管Q1的一个极限电平 CONlim。当第九晶体管的输出端56上的电压OUTLSB已下降这 样的一个低电平以致处于功率晶体管Q1的一个激励范围 VREG≤OUTLSB≤CONlim内时，该主要的激励电流IQ9停止流 动。在这个状态下，功率晶体管Q1被接通并传导流过负载12的 电感性负载电流IL。
在该激励过程期间，缓冲输入信号INLSB具有高电压电平 VCCH，此时第一转换电路中的第三晶体管Q3产生并传导一个 附加的激励电流IQ3。利用该附加的激励电流IQ3来对功率晶体管 Q1中的电容进一步充电，结果输入端G1上的电压电平 OUTLSB一直下降到一个功率晶体管激励电平VREG。把该电压 电平OUTLSB稳定在激励电平VREG上直到下一次断开功率晶 体管Q1时。
因此，按照流程图的方框70，总起来说产生一个由主要的激 励电流IQ9和附加的激励电流IQ3组成的激励电流ICON。
如以上所述，该激励电流ICON对功率晶体管Q1中的电容充 电，结果其输入端G1上的电压将下降到激励电平VREG，由此按 照图3中的流程图的方框72该晶体管被接通。在图4中的信号 图内说明了对功率晶体管Q1进行充电的激励电流ICON。
上述的过程说明了该电流驱动缓冲电路24怎样根据控制信 号IN1来去激励和激励功率晶体管Q1。
图5是说明根据本发明的一种电压交变驱动电路结构的一 个第二实施例的一个方框略图。该驱动电路结构包括一个连接到 电感性负载12的简单末级74和一个连接到该末级的第二控制 电路76。
该简单末级74只包括一个晶体管，即功率晶体管Q1。把一 个第三二极管D3连接在该简单末级内以代替图1的实施例的推 挽末级中的减压晶体管。以与推挽末级内相同的方式把功率晶体 管Q1连接在该简单末级内。把该第三二极管D3连接在地连接 点与该功率晶体管Q1上的D-连接点之间。把该简单末级的输 出端16连接到功率晶体管Q1的D-连接点。连接该第三二极管 D3使之在从地至末级输出端16的方向上传导电流。
图5的实施例的控制电路76对应于图1的实施例的控制电 路，所不同的是控制电路76只包括连接到功率晶体管Q1的那些 电路CL、LS、LSB。该时钟电路CL、电平移动电路LS和电流驱动 缓冲电路LSB的功能与上述的相同。
在该简单末级内的功率晶体管Q1的去激励与在推挽末级内 的功率晶体管的去激励的以相同方式工作。该电流驱动缓冲电路 以完全相同的方式工作，因此以上参照图4的信号图描述的去激 励过程也适用于该简单末级。
当关断功率晶体管Q1时，输出电压OUT非常快地下降到 0V以下，以使第三二极管D3能导通用于释放贮存在电感性负载 12内的能量的电感性电流IL。当释放了该能量时，该第三二极管 D3将停止传导电流，该输出电压将为0V。当再次在图4的信号 图中的时间点t3处激励功率晶体管时，有必要让功率晶体管Q1 把输出端16的电压“拉”高。因此，在简单末级74的情况下，输出 端16上的电压OUT的转换到高电平VCCH是通过功率晶体管 Q1的激励来完成的。(在推挽末级的情况下，当断开减压减压晶 体管Q2时电压OUT已经被转换。)一经激励在该简单末级74内 的功率晶体管Q1，该电流驱动缓冲电路24以与上述几乎完全相 同的方式进行工作。但是，激励电流ICON导致第二电容CGDQ1的一个 高的放电，这是由于当接通功率晶体管Q1时必须把输出端16的 电位从0V变到VCCH。流过功率晶体管Q1的负载电流也有助 于改变输出端上的电压。
以下根据图3中的流程图对本方法作一个简短总结。根据方 框58，所采取的起始点是在控制信号IN1具有高的电压电平 VLS和缓冲输出信号OUTLSB具有低的电压电平VREG时，此 时功率晶体管Q1被接通。
一个在方框60中描述的第一步骤包括控制信号IN1的A点 转换到低的电压电平0V的第一状态转换。该控制信号的第一状 态转换A启动功率晶体管Q1的去激励。
在方框64中描述的第二步骤包括产生用于断开功率晶体管 Q1的去激励电流IDIS。该去激励电流IDIS由上述主要的去激励电流 IQ7、Q8和上述附加的去激励电流IQ4组成。
根据方框66的第三步骤包括把该去激励电流IDIS传送到功 率晶体管Q1并对上述晶体管内的电容充电，由此该功率晶体管 的输入端G1上的电压OUTLSB上升到高电平VCCH，因此把该 功率晶体管Q1断开。
方框68描述一个第四步骤，该步骤包括控制信号IN1的一 个第二状态转换B，以使其电压电平转换到较高的电平VLS和由 此开始该功率晶体管Q1的激励。
在方框70中描述一个第五步骤，该第五步骤包括产生由一 个主要的激励电流IQ9和一个附加的激励电流IQ3组成的激励电流 ICON°
在方框72中描述根据流程图的最后一个步骤。该最后的步 骤包括用激励电流ICON对功率晶体管Q1中的电容充电，以使该 晶体管的输入端上的电压OUTLSB下降到低电平VREG，由此 来激励该功率晶体管Q1。
一经完成该最后的步骤，将该过程从第一步骤(在该步骤中 把控制信号转换到低电平0V)开始重复进行。
图6说明一个第三实施例以及说明怎样才能把本发明的电 流驱动缓冲电路应用于具有一个电感性负载的一个电压交变驱 动电路结构中。在图6中的该电路结构包括与图1相同的推挽末 级10。电感性负载12和电容器C1与图1中的相同，并且以同样 方式连接到高的电源电压VCCH。虽然图6的实施例的控制电路 78似乎是不同的，但它具有交替进行该驱动和减压晶体管的激励 和去激励的同样良好的功能，以便对负载12交替地提供电压 VCCH和电压0V。除了电流驱动缓冲电路24外，该控制电路78 还包括一些电路，这些电路的功能是在减压晶体管Q2已被断开 后立即完成功率晶体管Q1的激励，而在已断开驱动晶体管Q1 后立即实现减压晶体管Q2的激励。以下描述在图6中说明的电 路结构。在瑞典专利申请第SE 9301974-3号中也描述了该电路 结构，所不同的是在电流驱动缓冲电路方面。
该控制电路78包括一个产生一个控制信号CL、并将其用来 控制晶体管的去激励的时钟电路20(CLOCK)。本实施例的控制 信号CL是一种包含周期性重复的、脉宽相同的时钟脉冲的时钟 信号。把一个时钟脉冲的边缘用来控制功率晶体管的去激励，把 另一个时钟脉冲的边缘用来控制减压晶体管的去激励。各个晶体 管的去激励引起电感性负载改变输出电压OUT的电平，在控制 电路中利用该输出电压OUT。该控制信号CL也可包括脉宽较窄 或较宽的脉冲。
把控制信号CL传送到一个非重叠电路82上的一个第一输 入端80，构成该电路82使之产生一个第一时钟脉冲CLD和一个 第二时钟脉冲CLU，但是当该电路结构连续地工作时，这些时钟 信号与控制信号CL相同。从一个第一输出端84输出第一时钟信 号CLD，而从一个第二输出端86输出第二时钟信号CLU。在一 个开始的序列期间内利用该非重叠电路82来产生第一时钟信号 CLD，并使第二时钟信号CLU相对于控制信号CL作一定的时 移。
因此在控制装置78内的时钟电路20控制在推挽末级10中 的晶体管Q1、Q2的去激励。该控制电路包括一个其功能是控制晶 体管的激励的电平检测电路88。该电平检测电路的功能是延迟晶 体管Q1、Q2的激励，其具体方式是：在已断开减压晶体管Q2后 当输出电压的电平已被变到一个高电平时先接通功率晶体管 Q1，以及与此相应地，在已断开功率晶体管Q1后直到输出电压 的电平已被变到一个低电平时才接通减压晶体管Q2。通过把输 出电压OUT反馈到在该控制装置78中的电平检测电路88来控 制晶体管的激励。
该电平检测电路88(SENSE)具有一个连接到末级的输出端 16的、用于检测输出电压OUT的输入端90。该检测电路88具有 一个第一输出端92，在该输出端92上传送一个用于控制减压晶 体管Q2的起动或激励的低限信号OUTL。该检测电路88具有一 个第二输出端94，在该输出端94上传送一个用于控制功率晶体 管Q1的起动的高限信号OUTH。该极限信号OUTL、OUTH表 示何时该输出电压OUT已达到一个极限值(在该极限值处把输 出电压OUT定义为一个高值)或已下降到一个电平(在该电平处 把输出电压定义为一个低值)。在瑞典专利申请第SE 9301975-0 号中给出关于该电平检测电路88的一个更详细的描述。
该控制电路78还包括一个用于接通和断开减压晶体管Q2 的第一转换电路96(PULL DOWN)。该第一转换电路96在一个 第一输入端98上从检测电路88接收低限信号OUTL。使低限信 号OUTL的电压电平适合于在第一转换电路96中的电压电平。 该第一转换电路96在一个时钟脉冲输入端100上接收上述第一 时钟信号CLD。该第一转换电路96接收一个截止信号TD，从而 在启动控制电路78时暂时隔断低限信号OUTL对第一转换电路 96的影响。当起动控制电路时，第一时钟信号CLD控制减压晶体 管Q2的激励和去激励。在第一转换电路96上的一个输出端104 处传送一个第一转换信号DOWNOUT到推挽末级10中的减压 晶体管的输入端G2，其目的是接通和断开减压晶体管Q2。
该控制电路78包括一个控制功率晶体管Q1的激励和去激 励的第二转换电路106(PULL UP)。该第二转换电路106在一个 第一输入端108上从检测电路88处接收一个高限信号OUTH。使 该高限信号OUTH的电压电平适合于在第二转换电路106中的 电压电平。该第二转换电路106在一个时钟脉冲输入端110上接 收一个电平适合的第二时钟信号CLULS。该第二转换电路106在 一个第二输入端112接收一个电平适合的截止信号TDLS，以便在 起动控制装置78时将暂时去除高限信号OUTH对第二转换电路 106的影响。上述的电平适合的信号适合于第二转换电路106进 行工作的电压。因此当起动时，该电平适合的第二时钟信号 CLULS将控制功率晶体管Q1的激励和去激励。在第二转换电路 106上的一个输出端114处传送一个第二转换信号UPOUT，把该 信号用于控制功率晶体管Q1的激励和去激励。
为了接通和断开功率晶体管Q1，控制电路78还包括上述的 电流驱动缓冲电路24和一个变换电路116。把该变换电路116连 接在第二转换电路106上的输出端114和电流驱动缓冲电路24 上的输入端34之间。以上面所描述的方式把缓冲电路输出端36 连接到功率晶体管Q1上的输入端G1。
一个第一电平改变电路118(LS)转换第二时钟信号CLU上 的电压电平以使这些电平适合于第二转换电路106进行工作的 电压电平。该第一电平改变电路118传送电平适合的第二时钟信 号CLULS到第二转换电路106上的时钟脉冲输入端110。
该控制装置78还包括一个截止电路120(TIMER DISABLE)，把该电路用于在上述起动过程期间隔断检测电路88 对转换电路96、106的影响，并且还使上述非重叠电路82产生相 对于控制信号CL有一定时移的第一和第二时钟信号CLD、 CLU。该截止电路120把上述截止信号TD传送到第一转换电路 96上的第二输入端102。还把该截止信号TD传送到一个第二电 平改变电路122(LS)，该电路转变该截止信号的电压电平使之适 合于第二转换电路106进行工作的电压电平。把该电平适合的截 止信号TDLS传送到第二转换电路106上的第二输入端112。最后 还把该截止信号TD传送到非重叠电路82上的一个第二输入端 124以便在起动过程期间激励上述电路。
以下在参照图7中的信号图的情况下将更详细地描述具有 本发明的电流驱动缓冲电路24的、根据图6的一个连续地工作 的驱动电路结构的功能。该电流驱动缓冲电路24的工作方式与 参照图2、3和4所描述的完全相同，因此在这里的详细描述中将 不再重复。但是参照图7给出的功能方面的描述包括图6中示出 的驱动电路结构中的缓冲电路24的优良的功能。
图7的信号图中的最上方是截止信号TD。该电路结构从时 间点t0开始连续地工作(KONT)。因此截止信号TD将具有一个 低电平，该电路结构在工作时将输出电压OUT反馈到控制电路 78，该控制电路根据输出电压OUT的电平激励晶体管。
当该电路结构连续地工作时，如图7的信号图所示，第一时 钟信号CLD和第二时钟信号CLU与控制信号CL相同。控制信 号CL包括对应于逻辑电压VLS的高电平的连续地重复的脉冲。 该控制信号在脉冲之间具有一个对应于0V的低电平。在时间点 t11处，时钟信号从一个低电平转换到一个高电平，这一点在图中 用一个第一脉冲边缘M来示出。在时间点t13处，时钟信号从一个 高电平到一个低电平，这一点在图中用一个第二脉冲边缘N来示 出。在二个互相序贯的第一边缘M间的持续时间对应于控制信号 CL的周期T(20μS)，在半周期的时间内脉冲是连续的。
图7的信号图还示出输出电压OUT。在时间点t0和t11之间减 压晶体管Q2被接通并传导电流，此时输出电压为低值。在时间点 t11处减压晶体管Q2被断开，由此电流导通性负载12使输出电压 OUT从一个低电平变到一个高电平。通过时钟脉冲的第一个边 缘M来控制减压晶体管的去激励。在时间点t12处功率晶体管Q1 被接通，通过从检测电路88输出的高限信号OUTH来控制该激 励。在时间点t13处功率晶体管Q1被断开，由此电流导通负载12 使输出电压OUT从一个高电平变到一个低电平。功率晶体管的 去激励是由时钟脉冲的另一个边缘N来控制的。最后，在时间点 t14处减压晶体管Q2被接通，通过从检测电路88输出的低限信号 OUTL来控制该激励。
构成该电路结构使得在任一时刻在推挽末级内只有一个晶 体管将是导通的。通过使电感性负载在断开各个晶体管时改变输 出电压OUT的电平来达到这一点。该控制装置78控制晶体管的 起动，其具体方式是：在已断开减压晶体管Q2之后才接通功率晶 体管Q1，同时已将输出电压从一个低电平变到一个高电平。与此 相应，在已断开功率晶体管Q1之后才接通减压晶体管Q2，同时 已将输出电压OUT从一个高电平变到一个低电平。功率晶体管 Q1的激励可在已断开减压晶体管Q2之后直到输出电压OUT 已增加到一个高限值H时(在输出电压OUT的信号图中的时间 点t12处)才发生。减压晶体管Q2的激励可在已断开功率晶体管 Q1之后直到输出电压OUT已下降到一个低限值L时(在输出电 压OUT的信号图中的时间点t14处)才发生。通过把输出电压OUT 反馈到检测电路88来控制二个晶体管的激励。构成检测电路88 使之控制各个晶体管的激励，其具体方式是：当输出电压OUT已 下降到低限值L之下或该输出电压已上升到高限值H以上时以 上述方式产生激励。在控制电路78中的电流驱动缓冲电路24的 作用下实现功率晶体管Q1的激励和去激励。
在图7的信号图中示出从检测电路88输出的低限信号 OUTL和高限信号OUTH，把这二个信号用来控制二个晶体管的 激励。当在已断开减压晶体管Q2之后输出电压OUT达到高限值 H时，在时间点t12处极限信号OUTL、OUTH从高电平转变到低 电平。当在已断开功率晶体管Q1之后输出电压OUT已下降到低 限值L时，在时间点t14处极限信号OUTL、OUTH返回到一个高 电平。
在图7的信号图中还示出第一转换信号DOWNOUT，从第 一转换电路96传送该信号用于接通和断开减压晶体管Q2。在时 间点t11处时钟信号CL的第一边缘M将使转换信号DOWNOUT 转换到一个低电平(在图中标以J)，由此来断开减压晶体管。低限 信号OUTL在时间点t12处变为一个低电平的事实不影向第一转 换信号DOWNOUT。在时间点t14处，当输出电压OUT已下降到 一个低电平时，在低限信号OUTL中产生一个第二电平变动F， 该电平变动F使第一转换信号DOWNOUT激励减压晶体管Q2。 低限信号OUTL使第一转换信号DOWNOUT从低电平变到高 电平(在图中标以I)，由此来激励减压晶体管Q2。因此在功率晶 体率Q1于时间点t13处已被断开之后，减压晶体管Q2的激励已 被延迟直到输出电压电平OUT已下降到低限值L为止。
在图7的信号图中还示出缓冲输入信号INLSB，该信号来自 第二转换电路106，将该信号在变换器116中进行变换。该缓冲输 入信号INLSB以与上述相同的方式使电流驱动缓冲电路24激励 和去激励功率晶体管Q1。时钟信号CL的第二个边缘N使缓冲 输入信号INLSB在时间点t13处转换到一个低电平，在图中把该 低电平标以P。然后从变换电路116输出的缓冲输入信号INLSB 转换到低电平VREG，于是电流驱动缓冲电路以上述方式使功率 晶体管Q1去激励。在时间点t14处高限信号OUTH转换到一个高 电平的事实不影响缓冲输入信号INLSB。在时间点t12处，当输出 电压OUT已增加到一个高电平时，在高限信号OUTH中产生一 个第一电平变动E，该电平变动E使缓冲输入信号INLSB转换到 高电平VCCH(在图中标以K)以便控制功率晶体管的激励。按照 本发明，在电流驱动缓冲电路24中对缓冲输入信号INLSB进行 变换，由此从电流驱动缓冲电路24输出的下降的输出信号 OUTLSB以上述方式激励功率晶体管。因此，在时间点t。处已断 开减压晶体管Q2之后用控制装置78使功率晶体管Q1的激励 延迟，直到输出电压电平OUT已达到高限值H为止。
在图1中说明的第一实施例的情况下，为了给出电流驱动缓 冲电路24的更清楚的描述，对控制电路14已作了简化。图6的实 施例的控制电路78更为复杂，在实践中可将其实现。在图7中应 用的对于图6中的控制电路78的时间基准不完全符合在图4中 应用的对图1的控制电路14的时间基准。在图4中已将断开功 率晶体管Q1的时间点标以t2，而在图7中将相应的时间点标以 t13。在图4中将接通功率晶体管Q1的时间点标以t3，而在图7中 将相应的时间点标以t12。
这样，在图7的对于连续工作KONT的信号图中示出，通过 控制信号CL的电平变化来控制晶体管的去激励。为了延迟一个 晶体管的激励，不是通过控制信号而是通过极限信号OUTL、 OUTH来控制晶体管的激励，以使该激励不会与末级中的第二个 晶体管的去激励同时发生。这就避免了电流同时通过二个晶体管 的危险。
当然本发明不限于上述的和举例说明的实施例，在下述的权 利要求书中的范围内可作各种修正。