技术领域
[0001] 本
发明涉及半导体器件技术领域，具体而言，涉及一种三端半导体器件及其制作方法。
背景技术
[0002] 目前，由于氮化镓(GaN)材料具有大的禁带宽度，基于GaN材料的功率半导体器件，相比于传统
硅(Si)基功率器件，可具有更高的击穿
电压和更高的功率
密度；而利用GaN材料中固有的极化特性，可形成高浓度、高
电子迁移率的二维电子气
沟道，因而可比传统硅基功率器件有更高的
开关频率。基于GaN的高耐压和高频特性，制作的平面型结构的AlGaN/GaN高迁率晶体管(HEMT)，在高压、高频领域存在广泛的应用需求。
[0003] 在射频/毫米波应用领域，
电极质量相当重要。高质量的欧姆
接触可以减少导通损耗，改善增益及
电路效率。由于宽带隙的材料属性，优化
欧姆接触对于氮化镓基器件尤其重要。
[0004] 通常采用Ti/Al/Ni/Au的多层金属组合制作低接触
电阻的电极，但在制作欧姆接触的
退火过程中，金属变得粗糙，金属在半导体中的扩散导致在欧姆电极下面存在金属尖峰，尖峰末端甚至可深入到
缓冲层中，在金属尖峰末端出现局部高
电场，从而改变电场分布，导致器件提前被击穿。
[0005] 因此，设计一种半导体器件能够获得低的接触电阻、减少器件
开关损耗，这是目前亟待解决的技术问题。
发明内容
[0006] 本发明的目的在于提供一种三端半导体器件及其制作方法，其能够降低接触电阻、减少器件开关损耗。
[0007] 本发明提供一种技术方案：
[0008] 一种三端半导体器件包括：
[0011] 设置在所述异质结上的第一电极、第二电极和栅极；
[0012] 其中，所述第一电极和所述第二电极中至少一个包括：设置在所述异质结上的掺杂层和设置在所述掺杂层上的电极接触层。
[0013] 在本发明较佳的
实施例中，所述第一电极和所述第二电极均包括：设置在所述异质结上的掺杂层和设置在所述掺杂层上的电极接触层。
[0014] 在本发明较佳的实施例中，所述栅极用于控制所述第一电极与所述第二电极之间的导通和关断，其结构形式为P型栅结构、金属绝缘体半导体结构、多层金属结构或凹槽栅的半导体结构中的任一种。
[0015] 在本发明较佳的实施例中，所述支撑层包括一层或者多层的三族氮化物半导体膜。
[0016] 在本发明较佳的实施例中，所述异质结包括两层的三族氮化物半导体膜。
[0017] 在本发明较佳的实施例中，所述异质结包括AlGaN与GaN的层叠膜或者AlInN与GaN的层叠膜。
[0018] 本发明还提供一种技术方案：
[0019] 一种三端半导体器件的制作方法包括：
[0020] 提供一支撑层；
[0021] 在所述支撑层上制作异质结；
[0022] 在所述异质结上制作第一电极和第二电极，其中，所述第一电极和所述第二电极中至少一个包括：设置在所述异质结上的掺杂层和设置在所述掺杂层上的电极接触层；
[0023] 在所述异质结上制作栅极。
[0024] 在本发明较佳的实施例中，所述在所述异质结上制作第一电极和第二电极的步骤，包括：
[0025] 在所述异质结上制作两个所述掺杂层；
[0026] 在两个所述掺杂层上分别制作所述电极接触层。
[0027] 在本发明较佳的实施例中，所述掺杂层与所述异质结具有相同或者相反的自发极化方向。
[0028] 在本发明较佳的实施例中，所述掺杂层采用n型掺杂；
[0029] 所述掺杂层的极化方向与所述异质结的极化方向均为金属极性，所述掺杂层采用
等离子体的干法
刻蚀制备；或者，所述掺杂层的极化方向为氮极性，所述异质结的极化方向为金属极性，所述掺杂层采用
碱性溶液的湿法刻蚀制备。
[0030] 本发明提供的三端半导体器件及其制作方法的有益效果是：
[0031] 1.将所述第一电极和所述第二电极中至少一个的电极接触层设置在所述掺杂层上，比将电极接触层直接制作在不掺杂的半导体层上，接触电阻更小；同时有利于减弱金属尖峰的影响，提高器件的耐压能
力；
[0032] 2.掺杂层设置在所述异质结上，电极接触层可通过湿法
腐蚀的方法轻松得到，而不必高
精度的
干法刻蚀设备实现，工艺制程简单。
附图说明
[0033] 为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
[0034] 图1为本发明第一实施例提供的三端半导体器件的结构示意图。
[0035] 图2为本发明第二实施例提供的三端半导体器件的结构示意图。
[0036] 图3为本发明第三实施例提供的三端半导体器件的结构示意图。
[0037] 图4为本发明第四实施例提供的三端半导体器件的结构示意图。
[0038] 图5为本发明第四实施例提供的三端半导体器件的制作方法的
流程图。
[0039] 图6～图10为本发明第四实施例提供的三端半导体器件制作过程的结构示意图。
[0040] 图标：100-三端半导体器件；110-支撑层；120-异质结；130-第一电极；140-第二电极；150-栅极；160-掺杂层；170-电极接触层；180-P型掺杂层；190-栅电极接触层；200-绝缘层；210-凹槽；220-掺杂材料层。
具体实施方式
[0041] 为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
[0042] 因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的
选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0043] 应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
[0044] 在本发明的描述中，需要理解的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“
水平”、“内”、“外”等指示的方位或
位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，或者是本领域技术人员惯常理解的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的设备或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
[0045] 此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
[0046] 在本发明的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
[0047] 为了减小金属尖峰对器件的影响，
现有技术之一是在制作欧姆电极之前，先采用
离子注入的方法选择性区域注入硅离子，然后再进行热扩散，最后将金属电极制作在具有硅扩散区域的半导体上，金属尖峰被硅掺杂的区域包裹，因此可有效减弱金属尖峰的影响。这种方法比较明显的缺点在于：引入了额外的离子注入和热扩散工艺，因而增加制程的复杂度和制作成本。并且，向GaN晶格中注入硅离子并不容易，注入的硅离子的热激活以及注入损伤修复，需要在1500度高温、氮气环境、15kbar气压下进行退火，这对工艺和设备的要求非常苛刻。
[0048] 第一实施例
[0049] 请参阅图1，本实施例提供了一种三端半导体器件100，三端半导体器件100包括支撑层110、异质结120、第一电极130、第二电极140和栅极150。
[0050] 其中，支撑层110包括一层或者多层的三族氮化物半导体膜。
[0051] 异质结120设置在支撑层110上。异质结120包括两层的三族氮化物半导体膜。两层
薄膜界面具有高深度、高迁移率的电子或空穴。具体的，异质结120包括AlGaN与GaN的层叠膜或者AlInN与GaN的层叠膜。
[0052] 第一电极130和第二电极140均包括：设置在异质结120上的掺杂层160和设置在掺杂层160上的电极接触层170。掺杂层160为n型掺杂，掺杂层160具有低
电阻率。制作在掺杂层160上的电极接触层170，电极接触层170与掺杂层160形成低电阻的欧姆接触。
[0053] 掺杂层160可具有与异质结120相同或者相反的自发极化方向。具体的，掺杂层160的极化方向与异质结120的极化方向均为金属极性，掺杂层160采用等离子体的干法刻蚀制备；或者，掺杂层160的极化方向为氮极性，异质结120的极化方向为金属极性，掺杂层160采用碱性溶液的湿法刻蚀制备。
[0054] 在其他实施例中，也可以仅将第一电极130和第二电极140中的任一个设置成在掺杂层160上形成电极接触层170的形式，而不是将第一电极130和第二电极140均设置成在掺杂层160上形成电极接触层170的形式。
[0055] 栅极150的结构形式为多层金属结构，具体的，栅极150为
单层的接触层。
[0056] 本实施例提供的三端半导体器件100的有益效果是：
[0057] 1.将第一电极130和第二电极140中的电极接触层170设置在掺杂层160上，比将电极接触层170直接制作在不掺杂的半导体层上，接触电阻更小；同时有利于减弱金属尖峰的影响，提高器件的耐压能力；
[0058] 2.掺杂层160设置在异质结120上，电极接触层170可通过湿法腐蚀的方法轻松得到，而不必高精度的干法刻蚀设备实现，工艺制程简单。
[0059] 第二实施例
[0060] 请参阅图2，本实施例提供了一种三端半导体器件100，其与第一实施例的三端半导体器件100结构相同，不同之处在于，本实施例中的栅极150为P型栅结构。
[0061] 栅极150包括设置在异质结120上的P型掺杂层180和设置在P型掺杂层180上的栅电极接触层190。
[0062] 第三实施例
[0063] 请参阅图3，本实施例提供了一种三端半导体器件100，其与第一实施例的三端半导体器件100结构相同，不同之处在于，本实施例中的栅极150为金属绝缘体半导体结构。
[0064] 栅极150包括设置在异质结120上的绝缘层200和设置在绝缘层200上的栅电极接触层190。
[0065] 第四实施例
[0066] 请参阅图4，本实施例提供了一种三端半导体器件100，其与第一实施例的三端半导体器件100结构相同，不同之处在于，本实施例中的栅极150为凹槽210栅的半导体结构。
[0067] 异质结120上开设有凹槽210。栅极150包括设置在凹槽210内的绝缘层200和设置在绝缘层200上、且位于凹槽210内的栅电极接触层190。
[0068] 第五实施例
[0069] 请参阅图5，本实施例提供了一种三端半导体器件100的制作方法，这里的三端半导体器件100中栅极150主要是指P型栅结构或金属绝缘体半导体结构。三端半导体器件100的制作方法包括以下步骤：
[0070] S1：请参阅图6，提供一支撑层110。
[0071] S2：在支撑层110上制作异质结120。
[0072] 在S1和S2中，可以采用MOCVD或者MBE的方法在硅衬底或者SiC衬底或者蓝
宝石衬底上生长支撑层110和异质结120。
[0073] S3：在异质结120上制作掺杂层160。
[0074] 首先，请参阅图7，在异质结120上制作掺杂材料层220，掺杂材料层220为n型掺杂，然后，请参阅图8，选择性刻蚀掺杂材料层220，形成两个间隔设置的掺杂层160。
[0075] 掺杂层160的极化方向与异质结120的极化方向均为金属极性，掺杂层160采用等离子体的干法刻蚀制备；或者，掺杂层160的极化方向为氮极性，异质结120的极化方向为金属极性，掺杂层160采用碱性溶液的湿法刻蚀制备。
[0076] 掺杂层160的图形，也可以是通过选择性区域生长法，在异质结120表面生长得到。也可以通过选择性离子注入和热扩散的方法制作。
[0077] S4：请参阅图9，在异质结120上制作绝缘层200。
[0078] S3与S4也可以不限定先后顺序，在其他实施例中，对于特定的栅极150的结构，也可以省略S3。
[0079] S5：请参阅图10，在掺杂层160上制作电极接触层170，在绝缘层200上制作栅电极接触层190，形成第一电极130、第二电极140和栅极150。
[0080] 其中，在异质结120上制作绝缘层200时，栅极150的结构形式为金属绝缘体半导体结构。在S4和S5中，还可以用P型掺杂层180替换绝缘层200，在异质结120上制作P型掺杂层180时，栅极150的结构形式为P型栅结构。
[0081] 本实施例的制作方法中将第一电极130和第二电极140均制作为在掺杂层160上制作电极接触层170的结构，在其他实施例中，也可以只将第一电极130和第二电极140中的任一个制作为在掺杂层160上制作电极接触层170的结构。
[0082] 本实施例提供的制作方法的有益效果：
[0083] 1.将电极接触层170制作在n型的掺杂层160上，比将电极接触层170直接制作在不掺杂的半导体层上，接触电阻更小，同时有利于减弱金属尖峰的影响，提高器件的耐压能力；
[0084] 2.n型的掺杂层160在薄膜生长过程中即实现，而不是在薄膜生长完之后再采用后处理的方法，如采用离子注入和热扩散的方法实现，减少了制程的复杂度；
[0085] 3.氮极性n型的掺杂层160制作在镓极性的半导体薄膜结构上，电极接触层170的图形可通过湿法腐蚀的方法轻松得到，而不必高精度的干法刻蚀设备实现，工艺制程简单。
[0086] 以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何
修改、等同替换、改进等，均应包含在本发明的保护范围之内。
