存储器件的缓冲器控制电路
阅读：486发布：2020-05-12
专利汇可以提供存储器件的缓冲器控制电路专利检索，专利查询，专利分析的服务。并且本 发明 提供一种 存储器 件的 缓冲器 控制 电路 。所述存储器件包括：目标时钟发生电路，适用于通过将内部时钟的 频率 以设定比率分频来产生目标时钟；延迟电路，适用于同步于所述目标时钟而产生具有逐渐增加的第一脉冲宽度至第N脉冲宽度的第一延迟时钟至第N延迟时钟；标志检测电路，适用于基于所述目标时钟对所述第一延迟时钟至第N延迟时钟滤波以产生第一标志 信号 至第N标志信号，并且将所述第一标志信号至第N标志信号解码以产生第一 电流 控制信号 至第(N-1)电流控制信号；以及缓冲器电路，适用于基于所述第一电流控制信号至第(N-1)电流控制信号来调节电流量，并且使用调节的电流量来缓冲从外部输入的信号。，下面是存储器件的缓冲器控制电路专利的具体信息内容。
1.一种存储器件，包括：
目标时钟发生电路，适用于：通过将内部时钟的频率以设定比率分频来产生目标时钟；
延迟电路，适用于：同步于所述目标时钟而产生具有逐渐增加的第一脉冲宽度至第N脉冲宽度的第一延迟时钟至第N延迟时钟；
标志检测电路，适用于：基于所述目标时钟对所述第一延迟时钟至所述第N延迟时钟滤波以产生第一标志信号至第N标志信号，并且将所述第一标志信号至所述第N标志信号解码以产生第一电流控制信号至第N-1电流控制信号；以及
缓冲器电路，适用于：基于所述第一电流控制信号至所述第N-1电流控制信号来调节电流量，并且使用调节的所述电流量来缓冲从外部输入的信号。
2.如权利要求1所述的存储器件，还包括：
操作控制电路，适用于：基于所述目标时钟、全局复位信号和时钟使能信号来产生用于将所述目标时钟发生电路和所述延迟电路使能的操作控制信号。
3.如权利要求2所述的存储器件，其中，所述操作控制电路基于所述全局复位信号的去激活时刻来激活所述操作控制信号，或者在从所述时钟使能信号的去激活时刻开始经过了第一时间之后来激活所述操作控制信号，以及
所述操作控制电路基于所述目标时钟来去激活所述操作控制信号。
4.如权利要求3所述的存储器件，其中，所述标志检测电路在从所述时钟使能信号的所述去激活时刻开始经过了比所述第一时间更短的第二时间之后产生所述第一电流控制信号至所述第N-1电流控制信号，使得所述缓冲器电路中使用的所述电流量最小化。
5.如权利要求4所述的存储器件，
其中，所述第一时间对应于时间tCKSRE，所述时间tCKSRE是自刷新模式进入SRE或掉电模式进入PDE之后的有效时钟要求，
其中，与命令路径禁止延迟时间tCPDED相对应的所述第二时间被设置成所述内部时钟的预定周期。
6.如权利要求2所述的存储器件，其中，所述操作控制电路包括：
反馈块，适用于：产生基于所述目标时钟来脉冲的反馈信号；
第一延迟块，适用于：输出在所述时钟使能信号的去激活时刻之后经过了第一时间之后来脉冲的第一延迟信号；以及
信号输出块，适用于：基于所述全局复位信号或所述第一延迟信号来激活所述操作控制信号，以及基于所述反馈信号来去激活所述操作控制信号。
7.如权利要求2所述的存储器件，其中，所述目标时钟发生电路包括：
设置信号发生块，适用于：基于所述操作控制信号和所述内部时钟来产生设置信号；
复位信号发生块，适用于：通过对所述内部时钟计数来产生计数信号，并且在所述计数信号达到目标值时产生局部复位信号；以及
锁存块，适用于：基于所述设置信号来激活所述目标时钟，以及基于所述局部复位信号来去激活所述目标时钟。
8.如权利要求2所述的存储器件，其中，所述延迟电路包括彼此串联耦接的第一脉冲发生块至第N脉冲发生块，
其中，所述第一脉冲发生块基于所述操作控制信号来激活，并且输出距离所述目标时钟的上升沿具有所述第一脉冲宽度的所述第一延迟时钟，以及
所述第二脉冲发生块至所述第N脉冲发生块从相应的前级接收信号，并且输出距离所述目标时钟的上升沿具有所述第二脉冲宽度至所述第N脉冲宽度的所述第二延迟时钟至所述第N延迟时钟。
9.如权利要求1所述的存储器件，其中，所述标志检测电路包括：
滤波块，适用于：通过基于所述目标时钟对所述第一延迟时钟至所述第N延迟时钟滤波来产生所述第一标志信号至所述第N标志信号；
第二延迟块，适用于：通过响应于所述内部时钟将时钟使能信号延迟第二时间来产生第二延迟信号；以及
解码块，适用于：通过将所述第一标志信号至所述第N标志信号之中的相邻的信号进行组合来产生所述第一电流控制信号至所述第N-1电流控制信号，并且在所述第二延迟信号被激活时产生所述第一电流控制信号至所述第N-1电流控制信号，以使所述缓冲器电路中使用的所述电流量最小化。
10.如权利要求9所述的存储器件，其中，所述滤波块包括第一触发器至第N触发器，所述第一触发器至所述第N触发器通过基于所述目标时钟的下降沿而分别锁存所述第一延迟时钟至所述第N延迟时钟来输出所述第一标志信号至所述第N标志信号，并且基于全局复位信号来复位。
11.如权利要求9所述的存储器件，其中，所述解码块包括：
第一比较器，适用于：输出在所述第一标志信号至所述第N标志信号之中的相邻的标志信号彼此不同时被激活的第一比较信号至第N-1比较信号；
第二比较器，适用于：将所述第一比较信号至所述第N-1比较信号分别与所述第一标志信号至所述第N-1标志信号相比较，以输出第一初步控制信号至第N-1初步控制信号；以及掩蔽组件，适用于：基于所述第二延迟信号来掩蔽所述第一初步控制信号至所述第N-1初步控制信号，以输出所述第一电流控制信号至所述第N-1电流控制信号。
12.如权利要求1所述的存储器件，其中，所述缓冲器电路包括：
差分放大块，适用于：基于参考电压来放大数据、地址/命令信号和控制信号之中的一者；以及
电流量调节块，适用于：基于所述第一电流控制信号至所述第N-1电流控制信号来调节供应给所述差分放大块的所述电流量。
13.一种存储系统，包括：
多个存储器件；以及
存储器控制器，适用于：传送数据给所述存储器件和从所述存储器件接收数据，并且提供命令/地址信号、时钟使能信号、全局复位信号和外部时钟以控制所述存储器件，其中，所述存储器件中的每个包括：
时钟缓冲器电路，适用于：基于所述时钟使能信号来接收所述外部时钟以输出内部时钟；
缓冲器控制电路，适用于：在通过所述时钟使能信号和所述全局复位信号所限定的待机时段期间产生与所述内部时钟的频率相对应的电流控制信号；以及
缓冲器电路，适用于：基于所述电流控制信号来调节电流量，并且使用调节的所述电流量来缓冲所述命令/地址信号、控制信号和所述数据。
14.如权利要求13所述的存储系统，其中，在所述待机时段期间，所述缓冲器控制电路通过将所述内部时钟的频率以设定比率分频来产生目标时钟，并且通过同步于所述目标时钟而将具有逐渐增加的脉冲宽度的多个延迟时钟解码来产生所述电流控制信号。
15.如权利要求14所述的存储系统，其中，所述待机时段在所述全局复位信号的去激活时刻进入、或者在所述时钟使能信号的去激活时刻之后的第一时间处进入，并且在所述目标时钟的激活时段终止的时刻退出。
16.如权利要求15所述的存储系统，其中，所述缓冲器控制电路在从所述时钟使能信号的所述去激活时刻开始经过了比所述第一时间更短的第二时间之后产生所述电流控制信号，使得所述缓冲器电路中使用的所述电流量最小化。
17.如权利要求16所述的存储系统，
其中，所述第一时间对应于时间tCKSRE，所述时间tCKSRE是自刷新模式进入SRE或掉电模式进入PDE之后的有效时钟要求，以及
与命令路径禁止延迟时间tCPDED相对应的所述第二时间被设置成所述内部时钟的预定周期。
18.如权利要求13所述的存储系统，其中，所述缓冲器控制电路包括：
操作控制电路，适用于：基于目标时钟、所述全局复位信号和所述时钟使能信号来产生操作控制信号；
目标时钟发生电路，适用于：基于所述操作控制信号来使能，并且通过将所述内部时钟以设定比率分频来产生所述目标时钟；
延迟电路，适用于：基于所述操作控制信号来使能，并且同步于所述目标时钟而产生具有逐渐增加的脉冲宽度的多个延迟时钟；以及
标志检测电路，适用于：基于所述目标时钟对所述多个延迟时钟滤波以产生多个标志信号，并且将所述多个标志信号解码以产生所述电流控制信号。
19.如权利要求18所述的存储系统，其中，所述操作控制电路包括：
反馈块，适用于：产生基于所述目标时钟来脉冲的反馈信号；
第一延迟块，适用于：输出在从所述时钟使能信号的去激活时刻开始经过了第一时间之后来脉冲的第一延迟信号；以及
信号输出块，适用于：基于所述全局复位信号或所述第一延迟信号来激活所述操作控制信号，以及基于所述反馈信号来去激活所述操作控制信号。
20.如权利要求18所述的存储系统，其中，所述标志检测电路包括：
滤波块，适用于：通过基于所述目标时钟对所述多个延迟时钟滤波来产生所述多个标志信号；
第二延迟块，适用于：通过响应于所述内部时钟将所述时钟使能信号延迟第二时间来产生第二延迟信号；以及
解码块，适用于：通过将所述多个标志信号之中的相邻的信号进行组合来产生所述电流控制信号，以及在所述第二延迟信号被激活时产生所述电流控制信号以使所述缓冲器电路中使用的所述电流量最小化。
21.如权利要求13中所述的存储系统，其中，所述缓冲器电路包括：
差分放大块，适用于：基于参考电压来放大所述地址/命令信号、所述控制信号和所述数据之中的一者；以及
电流量调节块，适用于：基于所述电流控制信号来调节供应给所述差分放大块的所述电流量。
22.一种缓冲器电路，包括：
差分放大块，适用于：接收参考电压和从外部输入的信号；
电流量调节块，适用于：基于电流控制信号来调节用于接收所述参考电压的电流量；以及
缓冲器控制电路，适用于：在待机时段期间产生与系统时钟的频率相对应的所述电流控制信号。
存储器件的缓冲器控制电路
[0001] 相关申请的交叉引用
技术领域
背景技术
[0005] 近来，需要高速数据处理以用于多媒体的快速发展。因此，安装在存储模块上的存储器件的操作频率趋向于逐渐增加以提升数据处理系统的操作速度。相应地，当因传输线上的信号反射和信号干扰引起的信号失真被加强时，难以保证信号完整性(SI)，由此导致限制高速操作的担忧。
[0006] 例如，具有双倍数据速度(DDR)类型(其中数据同步于系统时钟的上升沿和下降沿来传送)的同步动态随机存取存储器(SDRAM)正被开发成具有越来越高的操作速度的DDR2SDRAM和DDR3SDRAM。相应地，更有必要确保配备有后继于DDR3SDRAM的SDRAM的存储模块中的信号完整性(SI)。发明内容
[0007] 本发明的各个实施例针对一种包括缓冲器电路的半导体器件，所述缓冲器电路能够根据操作速度来控制其中的电流量。
[0008] 根据本发明的一个实施例，一种存储器件包括：目标时钟发生电路，适用于通过以设定比率将内部时钟的频率分频来产生目标时钟；延迟电路，适用于同步于所述目标时钟而产生具有逐渐增加的第一脉冲宽度至第N脉冲宽度的第一延迟时钟至第N延迟时钟；标志检测电路，适用于基于所述目标时钟对所述第一延迟时钟至第N延迟时钟滤波以产生第一标志信号至第N标志信号，并且将所述第一标志信号至第N标志信号解码以产生第一电流控制信号至第(N-1)电流控制信号；以及缓冲器电路，适用于基于所述第一电流控制信号至第(N-1)电流控制信号来调节电流量，并且使用调节的电流量来缓冲从外部输入的信号。
[0009] 根据本发明的一个实施例，一种存储系统包括：多个存储器件；以及存储器控制器，适用于传送数据给所述存储器件和从所述存储器件接收数据，并且提供命令/地址信号、时钟使能信号、全局复位信号和外部时钟以控制所述存储器件，其中，所述存储器件中的每个包括：时钟缓冲器电路，适用于基于所述时钟使能信号来接收所述外部时钟以输出内部时钟；缓冲器控制电路，适用于在通过所述时钟使能信号和所述全局复位信号限定的待机时段期间产生与所述内部时钟的频率相对应的电流控制信号；以及缓冲器电路，适用于基于所述电流控制信号来调节电流量，以及使用调节的电流量来缓冲所述命令/地址信号、所述控制信号和所述数据。附图说明
[0010] 图1是示意性地图示根据本公开的一个实施例的存储系统的框图。
[0011] 图2是图示根据本公开的一个实施例的存储器件的框图。
[0012] 图3是图2中所示的缓冲器控制电路的详细示图。
[0013] 图4是用于描述基于存储器件的数据传送速率和图3中所示的缓冲器控制电路的信号的电流消耗量之间的关系的表。
[0014] 图5是图2中所示的命令/地址输入缓冲器的详细示图。
[0015] 图6是图3中所示的目标时钟发生电路的详细示图。
[0016] 图7A和图7B是图示图3中所示的操作控制电路的第一延迟块和信号输出块的详细示图。
[0017] 图8是用于描述图6、图7A和图7B中所示的目标时钟发生电路的操作和操作控制电路的操作的时序图。
[0018] 图9是图3中所示的延迟电路的详细示图。
[0019] 图10是图9中所示的第一脉冲发生块的详细示图。
[0020] 图11是图3中所示的标志检测电路的滤波块和解码块的详细示图。
[0021] 图12是图3中所示的第二延迟块的详细示图。
[0022] 图13是用于描述根据本公开的一个实施例的缓冲器控制电路的操作的时序图。
具体实施方式
[0023] 下面将参照附图来更详细地描述本公开的各个示例性实施例。然而，本发明可以以各种形式来实施，而不应当被解释成局限于本文中所阐述的实施例。与此相反，这些实施例被提供使得此公开将是彻底且完整的，且这些实施例将把本发明的范围传达给本领域技术人员。贯穿此公开，相同的附图标记在本发明的各个示图和实施例中指代相同的部分。要注意的是，提及“实施例”不一定意味着仅一个实施例，且对“实施例”的不同提及不一定是指相同的实施例。
[0024] 还将理解的是，当一个元件被称作“连接到”或“耦接到”另一元件时，其可以直接连接到或耦接到该另一元件，或者可以存在一个或更多个中间元件。此外，还将理解的是，当一个元件被称作在两个元件“之间”时，其可以为这两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。除非上下文另外指出，否则两个元件之间的通信，不管其是直接或间接连接/耦接的，可以是有线的或者无线的。
[0025] 除非上下文另外清楚地指出，否则本文中使用的单数形式也可以包括复数形式，反之亦然。
[0026] 还将理解的是，术语“包括”、“包括有”、“包含”、“包含有”在用于此说明书中时指明所陈述元件的存在，但是不排除存在或者添加一个或更多个其他元件。本文中所使用的术语“和/或”包括相关联的列出项目中的一个或更多个的任何组合或全部组合。
[0027] 在下文中，将描述包括存储器件的存储系统作为半导体器件的示例。然而，本公开不局限于此，且可以应用到各种半导体器件和集成电路。
[0028] 图1是示意性地图示根据本公开的一个实施例的存储系统1的框图。
[0029] 参见图1，存储系统1可以包括存储模块10和存储器控制器20。存储器控制器20可以传送数据DQ给存储模块10和从存储模块10接收数据DQ，并且提供命令/地址信号C/A、控制信号CTRL和时钟CLK以控制存储模块10。例如，控制信号CTRL可以包括芯片选择信号CS、时钟使能信号CKE、全局复位信号RSTB等。
[0030] 存储模块10可以包括一个或更多个存储芯片。例如，存储模块10可以包括安装在模块板的顶表面和/或底表面上的多个存储芯片。图1图示了包括设置在模块板的顶表面上的第一存储芯片11_1至第n存储芯片11_n的存储模块10，其中，“n”是自然数。
[0031] 第一存储芯片11_1至第n存储芯片11_n可以设置成沿一个或多个总线彼此相邻。例如，第一存储芯片11_1至第n存储芯片11_n可以设置成沿数据DQ总线、命令/地址信号C/A总线、控制信号CTRL总线和时钟CLK总线彼此相邻。为了方便描述和图示，图1示出了仅单个总线。然而，总线的数量可以根据设计要求而改变。
[0032] 第一存储芯片11_1至第n存储芯片11_n中的每个可以包括用于储存数据的存储器件。例如，第一存储芯片11_1至第n存储芯片11_n中的每个可以包括同步于系统的时钟信号而操作的同步DRAM(SDRAM)器件。虽然作为示例而描述成第一存储芯片11_1至第n存储芯片11_n中的每个包括SDRAM器件，但是本实施例可以不局限于此。例如，第一存储芯片11_1至第n存储芯片11_n中的每个可以包括电阻式RAM(RRAM)器件、相变RAM(PRAM)器件、磁性RAM(MRAM)器件或者自旋转移力矩MRAM(STT-MRAM)器件。同时，第一存储芯片11_1至第n存储芯片11_n中的每个可以为具有封装在其中的一个或更多个半导体裸片的存储芯片。
[0033] 存储器控制器20可以经由各种类型的总线来提供命令/地址信号C/A、控制信号CTRL和时钟CLK给存储模块10。存储器控制器20可以控制从第一存储芯片11_1至第n存储芯片11_n读取数据DQ的读取操作、以及将数据DQ写入至第一存储芯片11_1至第n存储芯片11_n的写入操作。具体地，存储器控制器20可以提供命令/地址信号C/A和控制信号CTRL给存储模块10，以控制数据DQ向/从选自第一存储芯片11_1至第n存储芯片11_n之中的存储芯片的传输/接收。作为参考，在读取操作期间可以被同时地读取数据的存储芯片的数量、或者在写入操作期间可以同时地被写入数据的存储芯片的数量，可以根据存储芯片11_1至11_n的配置和总线的数据宽度来确定。例如，当存储芯片按照×8配置来支持、并且总线的宽度为72位时，可以同时地对存储模块10的9个存储芯片执行读取操作或写入操作。
[0034] 当安装在存储模块10上的存储芯片11_1至11_n为DDR SDRAM时，通常可以使用伪差分信令(pseudo-differential signaling)来传送和接收各种信号。例如，时钟CLK可以按照包括主时钟信号和次时钟信号的差分时钟的形式来传送。在一个实施例中，次时钟信号可以具有与主时钟信号的相位相反的相位。为了防止在存储器控制器20与存储模块10之间传送和接收的信号因阻抗失配而失真，可以在各种类型的总线的端部处设置终端电阻器(未示出)。
[0035] 由于多个存储芯片11_1至11_n设置在一个存储模块10中，因此在从存储器控制器20接收的数据DQ、命令/地址信号C/A、控制信号CTRL或时钟CLK被传送给每个芯片时的定时处可能出现偏斜(skew)。例如，位置最靠近存储器控制器20的第一存储芯片11_1可以在比位置最远离存储器控制器20的第n存储芯片11_n更快的定时处接收从存储器控制器20传送的信号。偏斜可使数据眼(data eye)变窄而劣化信号完整性(SI)。具体地，操作频率越高，信号完整性(SI)越差。
[0036] 接下来的实施例可以提出一种能够检测操作频率、并且根据检测的操作频率来调节提供给缓冲器电路的电流量的方法。因此，可以通过在高频率操作期间增加电流量来优化信号完整性(SI)，以及可以通过在低频率操作期间减小电流量来降低电流消耗。
[0037] 图2是图示根据本公开的一个实施例的存储器件11的框图。在图2中，存储器件11可以对应于图1中所示的第一存储芯片11_1至第n存储芯片11_n中的每个。
[0038] 参见图2，存储器件11可以包括：缓冲器控制电路100、时钟缓冲器210、数据输入缓冲器220、命令/地址(C/A)输入缓冲器230、控制信号输入缓冲器240和内部电路250。
[0039] 在下文中，假设全局复位信号RSTB在预定时段期间在逻辑低电平被激活。当全局复位信号RSTB在存储器件11的上电(power-up)之后的预定时段期间在逻辑低电平来脉冲(或激活)时，存储器件11可以在执行启动操作、即初始化操作之后执行正常操作。正常操作可以包括读取操作、写入操作、激活操作等。假设时钟使能信号CKE在逻辑高电平被激活。时钟使能信号CKE可以在掉电(power-down)时段或自刷新时段期间在逻辑低电平被去激活。
[0040] 时钟缓冲器210可以基于时钟使能信号CKE来接收主时钟信号CLK_T和次时钟信号CLK_C，并且通过差分地放大主时钟信号CLK_T和次时钟信号CLK_C来输出内部时钟CLK_IN。在一个实施例中，次时钟信号CLK_C可以具有与主时钟信号CLK_T的相位相反的相位。时钟缓冲器210可以在时钟使能信号CKE的激活时段期间通过差分地放大主时钟信号CLK_T和次时钟信号CLK_C来输出内部时钟CLK_IN。根据针对存储器件而规定的规范，即使时钟使能信号CKE被去激活，时钟缓冲器210也可以缓冲内部时钟CLK_IN从而以预定时间、即至少4tCK来触发。
[0041] 缓冲器控制电路100可以在通过时钟使能信号CKE和全局复位信号RSTB来限定的时段(在下文中称作“待机时段”)期间检测内部时钟CLK_IN的频率，并且激活第一电流控制信号至第四电流控制信号MAX_CR、HIGH_CR、MID_CR和LOW_CR之中的、与检测到的频率相对应的电流控制信号。在待机时段期间，缓冲器控制电路100可以通过将内部时钟CLK_IN的频率以预定比率分频而产生目标时钟CLK_5PW(参见图3)，并且通过同步于目标时钟CLK_5PW而将具有逐渐增加的脉冲宽度的第一延迟时钟至第五延迟时钟DLY_2.5NS、DLY_3.0NS、DLY_3.5NS、DLY_4.5NS和DLY_6.0NS(参见图3)解码来产生第一电流控制信号至第四电流控制信号MAX_CR、HIGH_CR、MID_CR和LOW_CR。待机时段可以在全局复位信号RSTB的去激活时刻、即上升沿进入，或者可以在时钟使能信号CKE的去激活时刻、即下降沿之后的第一时间D1处进入。待机时段可以根据目标时钟CLK_5PW的激活时段终止的时刻、即下降沿来退出。之后将详细描述第一时间D1。
[0042] 数据输入缓冲器220可以缓冲数据DQ来输出内部数据DQ_IN。数据输入缓冲器220可以基于第一电流控制信号至第四电流控制信号MAX_CR、HIGH_CR、MID_CR和LOW_CR来调节提供给其的电流量。
[0043] C/A输入缓冲器230可以缓冲命令/地址信号C/A以输出内部命令/地址信号C/A_IN。C/A输入缓冲器230可以基于第一电流控制信号至第四电流控制信号MAX_CR、HIGH_CR、MID_CR和LOW_CR来调节提供给其的电流量。
[0044] 控制信号输入缓冲器240可以将控制信号CTRL缓冲和解码以输出内部控制信号CTRL_IN。控制信号输入缓冲器240可以基于第一电流控制信号至第四电流控制信号MAX_CR、HIGH_CR、MID_CR和LOW_CR来调节提供给其的电流量。内部控制信号CTRL_IN可以包括时钟使能信号CKE、全局复位信号RSTB和芯片选择信号CS。在一些实施例中，控制信号输入缓冲器240可以用解码器来实施。
[0045] 内部电路250可以基于内部时钟CLK_IN、内部命令/地址信号C/A_IN和内部控制信号CTRL_IN来控制图1中所示的、选自第一存储芯片11_1至第n存储芯片11_n的存储芯片与存储器控制器20之间的数据DQ的传输/接收。存储器件11的内部电路250可以包括：包含存储块的存储体、感测放大器、驱动器等。
[0046] 虽然图2为了方便描述而仅示出了与存储器件11的输入部分相关的配置，但是本实施例不局限于此。例如，可以施加电流控制信号以控制与存储器件11的输出部分相关的配置。
[0047] 存储器件11的缓冲器控制电路100可以在上电之后、正常操作之前的初始化操作期间操作，或者在掉电时段或自刷新时段期间操作。即，缓冲器控制电路100可以在不执行正常操作的待机操作时段期间检测内部时钟CLK_IN的频率，并且激活与检测的频率相对应的电流控制信号以调节缓冲器电路220、230和240中的电流量。相应地，缓冲器控制电路100可以在不影响存储器件11的正常操作的情况下调节缓冲器电路220、230和240中的电流量。
[0048] 图3是图2中所示的缓冲器控制电路100的详细示图。
[0049] 参见图3，缓冲器控制电路100可以包括：目标时钟发生电路110、操作控制电路120、延迟电路130和标志检测电路140。
[0050] 目标时钟发生电路110可以通过将内部时钟CLK_IN的频率以设定比率分频来产生目标时钟CLK_5PW。目标时钟发生电路110可以根据操作控制信号EN来使能。换言之，目标时钟发生电路110可以在操作控制信号EN的激活时段期间产生目标时钟CLK_5PW。所述设定比率可以是考虑能够感测内部时钟CLK_IN频率的余量和由存储器件在最低频率提供的的时钟周期来设定。在下文中，将描述所述设定比率被设置成5的情况作为示例。
[0051] 延迟电路130可以同步于目标时钟CLK_5PW而产生分别具有第一脉冲宽度至第五脉冲宽度的第一延迟时钟至第五延迟时钟DLY_2.5NS、DLY_3.0NS、DLY_3.5NS、DLY_4.5NS和DLY_6.0NS。延迟电路130可以根据操作控制信号EN来使能。延迟电路130可以在操作控制信号EN的激活时段期间产生分别距离目标时钟CLK_5PW的上升沿具有第一脉冲宽度至第五脉冲宽度的第一延迟时钟至第五延迟时钟DLY_2.5NS、DLY_3.0NS、DLY_3.5NS、DLY_4.5NS和DLY_6.0NS。
[0052] DDR4SDRAM具有800MHz(DDR4-1600)、933MHz(DDR4-1866)、1066MHz(DDR4-2133)、1200MHz(DDR4-2400)或1333MHz(DDR4-2667)的操作频率(数据传送速率)，并且操作频率的范围近来已经延伸到1466MHz(DDR4-2933)、1600MHz(DDR4-3200)或1750MHz(DDR4-3500)。
在本实施例中，当通过将内部时钟CLK_IN的频率以5来分频而产生目标时钟CLK_5PW时，第一脉冲宽度至第五脉冲宽度可以分别被设置成2.5ns、3ns、3.5ns、4.5ns和6ns作为逐渐增加的延迟值。即，第一脉冲宽度可以被设置成2.5ns以检测数据传送速度为3500MT/s或更高的情况。第二脉冲宽度可以被设置成3.0ns以检测数据传送速度为3200MT/s或更高、且低于
3500MT/s的情况。第三脉冲宽度可以被设置成3.5ns以检测数据传送速率为2667MT/s或更高、且低于3200MT/s的情况。第四脉冲宽度可以被设置成4.5ns以检测数据传送速率为
2133MT/s或更高、且低于2667MT/s的情况。第五脉冲宽度可以被设置成6.0ns以检测数据传送速率低于2133MT/s的情况。然而，本实施例不局限于此，可以根据内部时钟CLK_IN的频率来设置多个脉冲宽度。
在本实施例中，当通过将内部时钟CLK_IN的频率以5来分频而产生目标时钟CLK_5PW时，第一脉冲宽度至第五脉冲宽度可以分别被设置成2.5ns、3ns、3.5ns、4.5ns和6ns作为逐渐增加的延迟值。即，第一脉冲宽度可以被设置成2.5ns以检测数据传送速度为3500MT/s或更高的情况。第二脉冲宽度可以被设置成3.0ns以检测数据传送速度为3200MT/s或更高、且低于
3500MT/s的情况。第三脉冲宽度可以被设置成3.5ns以检测数据传送速率为2667MT/s或更高、且低于3200MT/s的情况。第四脉冲宽度可以被设置成4.5ns以检测数据传送速率为
2133MT/s或更高、且低于2667MT/s的情况。第五脉冲宽度可以被设置成6.0ns以检测数据传送速率低于2133MT/s的情况。然而，本实施例不局限于此，可以根据内部时钟CLK_IN的频率来设置多个脉冲宽度。
[0053] 操作控制电路120可以基于目标时钟CLK_5PW、全局复位信号RSTB和时钟使能信号CKE来产生操作控制信号EN。操作控制电路120可以根据全局复位信号RSTB的去激活时刻、即上升沿来激活操作控制信号EN，或者可以在从时钟使能信号CKE的去激活时刻、即下降沿开始经过了第一时间D1之后激活操作控制信号EN。第一时间D1可以被设置成与时间(tCKSRE)、例如最小10ns相对应的时间，该时间为自刷新模式进入SRE或掉电模式进入PDE之后的有效时钟要求。换言之，考虑到内部时钟CLK_IN可在时间(tCKSRE)期间被输入，操作控制电路120可以在从时钟使能信号CKE被去激活之后经过了时间(tCKSRE)的时刻处激活操作控制信号EN，并且控制目标时钟发生电路110和延迟电路130来操作。
[0054] 更具体地，操作控制电路120可以包括反馈块122、第一延迟块124和信号输出块126。
[0055] 反馈块122可以基于目标时钟CLK_5PW来产生以设定时段来脉冲的反馈信号FB_DLY。例如，反馈块122可以响应于目标时钟CLK_5PW的下降沿而产生以设定时段来脉冲(或者激活)的反馈信号FB_DLY。
[0056] 第一延迟块124可以在从时钟使能信号CKE的去激活时刻、即下降沿开始经过了第一时间D1之后产生以设定时段来脉冲(或者激活)的第一延迟信号CKE_DLY。
[0057] 信号输出块126可以输出操作控制信号EN，所述操作控制信号EN根据全局复位信号RSTB或者第一延迟信号CKE_DLY来激活，以及根据反馈信号FB_DLY来去激活。例如，信号输出块126可以响应于全局复位信号RSTB的上升沿或者第一延迟信号CKE_DLY的上升沿而激活操作控制信号EN，以及响应于反馈信号FB_DLY的上升沿而去激活操作控制信号EN。
[0058] 标志检测电路140可以通过基于目标时钟CLK_5PW对第一延迟时钟至第五延迟时钟DLY_2.5NS、DLY_3.0NS、DLY_3.5NS、DLY_4.5NS和DLY_6.0NS滤波来产生第一标志信号至第五标志信号S3500、S3200、S2667、S2133和S1600，并且通过将第一标志信号至第五标志信号S3500、S3200、S2667、S2133和S1600解码来产生第一电流控制信号至第四电流控制信号MAX_CR、HIGH_CR、MID_CR和LOW_CR。标志检测电路140可以根据全局复位信号RSTB来初始化。标志检测电路140可以在从时钟使能信号CKE的去激活时刻、即下降沿开始经过了第二时间D2之后产生第一电流控制信号至第四电流控制信号MAX_CR、HIGH_CR、MID_CR和LOW_CR，使得图2中所示的缓冲器电路220、230和240中的电流量可以最小化。第二时间D2可以比第一时间D1短。第二时间D2，其与命令路径禁止延迟时间tCPDED相对应，可以被设置成内部时钟CLK_IN的预定周期，例如，4tCK。换言之，考虑到命令/地址信号C/A可在tCPDED期间被额外地输入，标志检测电路140可以在从时钟使能信号CKE被去激活之后经过了tCPDED的时刻处产生第一电流控制信号至第四电流控制信号MAX_CR、HIGH_CR、MID_CR和LOW_CR，使得缓冲器电路220、230和240的电流量可以最小化。
[0059] 更具体地，标志检测电路140可以包括滤波块150、解码块160和第二延迟块170。
[0060] 滤波块150可以通过基于目标时钟CLK_5PW对第一延迟时钟至第五延迟时钟DLY_2.5NS、DLY_3.0NS、DLY_3.5NS、DLY_4.5NS和DLY_6.0NS滤波来产生第一标志信号至第五标志信号S3500、S3200、S2667、S2133和S1600。滤波块150可以根据全局复位信号RSTB来初始化。
[0061] 第二延迟块170可以通过响应于内部时钟CLK_IN将时钟使能信号CKE延迟比第一时间D1更短的第二时间D2来产生第二延迟信号CKE_BUF_LOW。第二延迟块170可以根据全局复位信号RSTB来初始化。
[0062] 解码块160可以通过将第一标志信号至第五标志信号S3500、S3200、S2667、S2133和S1600之中的相邻的信号组合来产生第一电流控制信号至第四电流控制信号MAX_CR、HIGH_CR、MID_CR和LOW_CR。当第二延迟信号CKE_BUF_LOW被激活时，解码块160可以产生第一电流控制信号至第四电流控制信号MAX_CR、HIGH_CR、MID_CR和LOW_CR，以使缓冲器电路220、230和240中的电流量最小化。例如，解码块160可以在第二延迟信号CKE_BUF_LOW被激活时激活第四电流控制信号LOW_CR。
[0063] 图4是用于描述基于存储器件的数据传送速率和缓冲器控制电路100的信号的电流消耗之间的关系的表。
[0064] 图4图示了延迟时钟、标志信号和电流控制信号之间的、基于存储器件的数据传送速率的关系。
[0065] 当数据传送速率为3500MT/s或者更高时，第一延迟时钟DLY_2.5NS可以被滤波，并且与第一延迟时钟DLY_2.5NS相对应的第一标志信号S3500和第一电流控制信号MAX_CR可以被激活。当数据传送速率为3200MT/s或更高、且低于3500MT/s时，第一延迟时钟DLY_2.5NS和第二延迟时钟DLY_3.0NS可以被滤波，并且与第一延迟时钟CLY_2.5NS和第二延迟时钟DLY_3.0NS相对应的第一标志信号S3500和第二标志信号S3200以及第二电流控制信号HIGH_CR可以被激活。当数据传送速率为2667MT/s或更高、且低于3200MT/s时，第一延迟时钟至第三延迟时钟DLY_2.5NS、DLY_3.0NS和DLY_3.5NS可以被滤波，并且与第一延迟时钟至第三延迟时钟DLY_2.5NS、DLY_3.0NS和DLY_3.5NS相对应的第一标志信号至第三标志信号S3500、S3200和S2667以及第三电流控制信号MID_CR可以被激活。当数据传送速率为
2133MT/s或更高、且低于2667MT/s时，第一延迟时钟至第四延迟时钟DLY_2.5NS、DLY_
3.0NS、DLY_3.5NS和DLY_4.5NS可以被滤波，并且与第一延迟时钟至第四延迟时钟DLY_
2.5NS、DLY_3.0NS、DLY_3.5NS和DLY_4.5NS相对应的第一标志信号至第四标志信号S3500、S3200、S2667和S2133以及第四电流控制信号LOW_CR可以被激活。当数据传送速率低于
2133MT/s时，第一延迟时钟至第五延迟时钟DLY_2.5NS、DLY_3.0NS、DLY_3.5NS、DLY_4.5NS和DLY_6.0NS可以全部被滤波，并且与第一延迟时钟至第五延迟时钟DLY_2.5NS、DLY_
3.0NS、DLY_3.5NS、DLY_4.5NS和DLY_6.0NS相对应的第一标志信号至第五标志信号S3500、S3200、S2667、S2133和S1600可以全部被激活，并且第一电流控制信号至第四电流控制信号MAX_CR、HIGH_CR、MID_CR和LOW_CR可以全部被去激活。
2133MT/s或更高、且低于2667MT/s时，第一延迟时钟至第四延迟时钟DLY_2.5NS、DLY_
3.0NS、DLY_3.5NS和DLY_4.5NS可以被滤波，并且与第一延迟时钟至第四延迟时钟DLY_
2.5NS、DLY_3.0NS、DLY_3.5NS和DLY_4.5NS相对应的第一标志信号至第四标志信号S3500、S3200、S2667和S2133以及第四电流控制信号LOW_CR可以被激活。当数据传送速率低于
2133MT/s时，第一延迟时钟至第五延迟时钟DLY_2.5NS、DLY_3.0NS、DLY_3.5NS、DLY_4.5NS和DLY_6.0NS可以全部被滤波，并且与第一延迟时钟至第五延迟时钟DLY_2.5NS、DLY_
3.0NS、DLY_3.5NS、DLY_4.5NS和DLY_6.0NS相对应的第一标志信号至第五标志信号S3500、S3200、S2667、S2133和S1600可以全部被激活，并且第一电流控制信号至第四电流控制信号MAX_CR、HIGH_CR、MID_CR和LOW_CR可以全部被去激活。
[0066] 图5是图2中所示的命令/地址(C/A)输入缓冲器230的缓冲器电路的详细示图。缓冲器电路可以包括图2中所示的数据输入缓冲器220、命令/地址(C/A)输入缓冲器230和控制信号输入缓冲器240，而图5图示了命令/地址(C/A)输入缓冲器230作为缓冲器电路的示例。
[0067] 参见图5，C/A输入缓冲器230可以包括差分放大块232和电流量调节块234。
[0068] 差分放大块232可以差分地放大参考电压VREF和地址/命令信号C/A以输出内部命令/地址信号C/A_IN。电流量调节块234可以基于第一电流控制信号至第四电流控制信号MAX_CR、HIGH_CR、MID_CR和LOW_CR来调节提供给差分放大块232的电流量。
[0069] 差分放大块232可以用WIDLAR电流源来实施。例如，差分放大块232可以包括耦接在电源电压VDD端子与第二输出节点OUT2之间的第一电阻器RU1、耦接在电源电压VDD端子与第一输出节点OUT1之间的第二电阻器RU2、并联耦接以响应于命令/地址信号C/A而在第二输出节点OUT2与公共节点COMN之间形成电流路径的第一晶体管N1和第二晶体管N2、用于响应于参考电压VREF而在第一输出节点OUT1与公共节点COMN之间形成电流路径的第三晶体管N3、以及耦接在公共节点COMN与接地电压VSS端子之间以供应偏置的电流源CS1。内部命令/地址信号C/A_IN可以从第一输出节点OUT1输出。
[0070] 电流量调节块234可以包括第一控制晶体管CN1至第四控制晶体管CN4，其用于响应于第一电流控制信号至第四电流控制信号MAX_CR、HIGH_CR、MID_CR和LOW_CR而调节在第一输出节点OUT1与公共节点COMN之间流动的电流量。接收第一电流控制信号MAX_CR的第一控制晶体管CN1的尺寸(W/L，×8)可以比接收第二电流控制信号HIGH_CR的第二控制晶体管CN2的尺寸(×6)更大。第二控制晶体管CN2的尺寸(×6)可以比接收第三电流控制信号MID_CR的第三控制晶体管CN3的尺寸(×4)更大。第三控制晶体管CN3的尺寸(×4)可以比接收第四电流控制信号LOW_CR的第四控制晶体管CN4的尺寸(×2)更大。
[0071] 作为参考，差分放大块232的第一晶体管N1和第二晶体管N2的尺寸可以被设置成使与电流量调节块234的第一控制晶体管CN1至第四控制晶体管CN4的失配最小化(例如，W/L＝×8)。然而，这仅为示例，可以调节第一晶体管N1和第二晶体管N2的数量和尺寸。
[0072] 根据前面提及的配置，电流量调节块234可以在第一电流控制信号MAX_CR被激活时额外地提供最大量的电流给差分放大块232、在第四电流控制信号LOW_CR被激活时额外地提供最小量的电流(在下文中称作“最小电流量”)给差分放大块232、以及在第一电流控制信号至第四电流控制信号MAX_CR、HIGH_CR、MID_CR和LOW_CR全部被去激活时不提供额外的电流量给差分放大块232。相应地，如图4中所示，缓冲器电路可以被控制为在高速操作被执行时增加电流量。
[0073] 在下文中，将参照附图来描述根据本公开的一个实施例的缓冲器控制电路100的详细配置。
[0074] 图6是根据本公开的一个实施例的、图3中所示的目标时钟发生电路110的详细示图。
[0075] 参见图6，目标时钟发生电路110可以包括：设置信号发生块112、复位信号发生块114和锁存块116。
[0076] 设置信号发生块112可以基于操作控制信号EN和内部时钟CLK_IN来产生设置信号SET。设置信号发生块112可以在操作控制信号EN的激活时段期间输出内部时钟CLK_IN作为设置信号SET。设置信号发生块112可以包括逻辑门，其接收操作控制信号EN和内部时钟CLK_IN、并且执行与运算以输出设置信号SET。
[0077] 复位信号发生块114可以通过对内部时钟CLK_IN计数来产生多位计数信号CLK_CNT<0:2>。当多位计数信号CLK_CNT<0:2>达到目标值时，复位信号发生块114可以产生局部复位信号RESET。
[0078] 更具体地，复位信号发生块114可以包括计数器114A和信号组合器114B。
[0079] 计数器114A可以通过对内部时钟CLK_IN触发了多少次进行计数来产生多位计数信号CLK_CNT<0:2>。例如，计数器114A可以包括第一计数器CTR1至第三计数器CTR3，其用于接收内部时钟CLK_IN的频率并将其分频，以输出多位计数信号CLK_CNT<0:2>的相应位。
[0080] 信号组合器114B可以在多位计数信号CLK_CNT<0:2>的计数值达到目标值、例如6时输出以设定时段来脉冲的局部复位信号RESET。例如，信号组合器114B可以包括逻辑门，其对从第二计数器CTR2输出的多位计数信号CLK_CNT<0:2>的第二位CLK_CNT<1>和从第三计数器CTR3输出的第三位CLK_CNT<2>执行与运算。
[0081] 锁存块116可以输出根据设置信号SET来激活、且根据局部复位信号RESET来去激活的目标时钟CLK_5PW。在一个实施例中，锁存块116可以包括构成SR锁存器的逻辑门。
[0082] 目标时钟发生电路110可以在操作控制信号EN的激活时段期间产生具有与内部时钟CLK_IN的周期的5倍相对应的周期的目标时钟CLK_5PW。
[0083] 图7A是根据本公开的一个实施例的、图3中所示的操作控制电路120中所包括的第一延迟块124的详细示图。
[0084] 参见图7A，第一延迟块124可以包括逻辑延迟器124A、RC延迟器124B和脉冲组合器124C。
[0085] 逻辑延迟器124A，其由偶数的反相器链组成，可以将时钟使能信号CKE延迟第三时间D3以输出第三延迟信号CKE_D3。
[0086] RC延迟器124B，其由电阻器和电容器组成，可以将第三延迟信号CKE_D3延迟第四时间D4以输出第四延迟信号CKE_D4。例如，RC延迟器124B可以包括第一上拉晶体管PU1、第一电阻器R1、第一下拉晶体管PD1、第一电容器C1、第二上拉晶体管PU2、第二电阻器R2、第二下拉晶体管PD2和第二电容器C2。第一上拉晶体管PU1可以耦接在电源电压VDD端子与第一节点ND1之间，以及经由其栅极来接收第三延迟信号CKE_D3。第一电阻器R1可以具有耦接到第一节点ND1的一端。第一下拉晶体管PD1可以耦接在第一电阻器R1的另一端与接地电压VSS端子之间，以及经由其栅极来接收第三延迟信号CKE_D3。第一电容器C1可以耦接在第一节点ND1与接地电压VSS端子之间。第二上拉晶体管PU2可以耦接在电源电压VDD端子与第二节点ND2之间，以及经由其栅极来接收第一节点ND1的信号。第二电阻器R2可以具有耦接到第二节点ND2的一端。第二下拉晶体管PD2可以耦接在第二电阻器R2的另一端与接地电压VSS端子之间，以及经由其栅极来接收第一节点ND1的信号。第二电容器C2可以耦接在第二节点ND2与电源电压VDD端子之间。第四延迟信号CKE_D4可以从第二节点ND2输出。
[0087] 脉冲组合器124C可以将第三延迟信号CKE_D3与第四延迟信号CKE_D4组合以输出第一延迟信号CKE_DLY。脉冲组合器124C可以包括对第三延迟信号CKE_D3和第四延迟信号CKE_D4执行或非运算的逻辑门。因此，脉冲组合器124C可以输出在第三延迟信号CKE_D3和第四延迟信号CKE_D4二者都处于逻辑低电平的时段期间来脉冲的第一延迟信号CKE_DLY。
[0088] 相应地，第一延迟块124可以在从时钟使能信号CKE的去激活时刻开始、由第三时间D3和第四时间D4相加而获得的时间之后产生在设定时段期间来脉冲(或激活)的第一延迟信号CKE_DLY。换言之，第一时间D1可以被设置成第三时间D3和第四时间D4的总和。由于RC延迟器124B的延迟量、即第四时间D4比逻辑延迟器124A的延迟量、即第三时间D3相对更大，因此第一时间D1可以主要由第四时间D4来确定。
[0089] 图7B是图示根据本公开的一个实施例的、图3中所示的操作控制电路120的信号输出块126的详细示图。
[0090] 参见图7B，信号输出块126可以包括逻辑门126A和输出组件126B，所述逻辑门126A用于对全局复位信号RSTB和第一延迟信号CKE_DLY执行或运算，以及所述输出组件126B用于输出根据逻辑门126A的输出来激活、且根据反馈信号FB_DLY来去激活的操作控制信号EN。输出组件126B可以利用SR锁存器来配置，其使用逻辑门126A的输出作为设置信号以及反馈信号FB_DLY作为复位信号。
[0091] 图8是用于描述图6和图7中所示的目标时钟发生电路110和操作控制电路120的操作的时序图。
[0092] 图8示出了在上电之后全局复位信号RSTB脉冲到逻辑低电平的情况CASE1、以及在进入掉电时段或自刷新时段的情况下时钟使能信号CKE被去激活到逻辑低电平的情况CASE2。
[0093] 在情况CASE1中，操作控制电路120的信号输出块126可以基于全局复位信号RSTB的去激活时刻、即上升沿来激活操作控制信号EN。此时，当时钟使能信号CKE被激活到逻辑高电平时，内部时钟CLK_IN开始触发。
[0094] 目标时钟发生电路110的设置信号发生块112可以在操作控制信号EN的激活时段期间输出内部时钟CLK_IN作为设置信号SET，并且锁存块116可以基于设置信号SET来激活目标时钟CLK_5PW。复位信号发生块114可以通过对内部时钟CLK_IN计数来产生多位计数信号CLK_CNT<0:2>。当多位计数信号CLK_CNT<0:2>达到目标值时，复位信号发生块114可以产生局部复位信号RESET。锁存块116可以基于局部复位信号RESET来去激活目标时钟CLK_5PW。
[0095] 操作控制电路120的反馈块122可以响应于目标时钟CLK_5PW的下降沿而产生在设定时段期间来脉冲的反馈信号FB_DLY，并且信号输出块126可以基于反馈信号FB_DLY来去激活操作控制信号EN。相应地，具有与内部时钟CLK_IN的周期的5倍相对应的周期的目标时钟CLK_5PW可以在操作控制信号EN的激活时段期间产生。
[0096] 在情况CASE2中，第一延迟块124的逻辑延迟器124A可以将时钟使能信号CKE延迟第三时间D3以输出第三延迟信号CKE_D3。RC延迟器124B可以将第三延迟信号CKE_D3延迟第四时间D4以输出第四延迟信号CKE_D4。脉冲组合器124C可以将第三延迟信号CKE_D3和第四延迟信号CKE_D4组合以输出第一延迟信号CKE_DLY。相应地，第一延迟块124可以在从时钟使能信号CKE的去激活时间开始经过了大约10ns的第一时间D1之后产生在设定时段期间来脉冲的第一延迟信号CKE_DLY。作为参考，根据规范，即使时钟使能信号CKE被去激活，内部时钟CLK_IN也可以以预定时钟来触发。
[0097] 操作控制电路120的信号输出块126可以基于第一延迟信号CKE_DLY的去激活时刻、即上升沿来激活操作控制信号EN。随后，当在从掉电时段或自刷新时段退出的情况下时钟使能信号CKE被激活到逻辑高电平时，内部时钟CLK_IN可以开始触发。
[0098] 目标时钟发生电路110的设置信号发生块112可以在操作控制信号EN的激活时段期间输出内部时钟CLK_IN作为设置信号SET，并且锁存块116可以基于设置信号SET来激活目标时钟CLK_5PW。复位信号发生块114可以在计数信号CLK_CNT<0:2>达到目标值时产生局部复位信号RESET。锁存块116可以基于局部复位信号RESET来去激活目标时钟CLK_5PW。
[0099] 反馈块122可以响应于目标时钟CLK_5PW的下降沿而产生在设定时段期间来脉冲的反馈信号FB_DLY，并且信号输出块126可以基于反馈信号FB_DLY来去激活操作控制信号EN。相应地，具有与内部时钟CLK_IN的周期的5倍相对应的周期的目标时钟CLK_5PW可以在操作控制信号EN的激活时段期间产生。
[0100] 图9是根据本公开的一个实施例的、图3中所示的延迟电路130的详细示图。
[0101] 参见图9，延迟电路130可以包括串联耦接的第一脉冲发生块130A至第五脉冲发生块130E。
[0102] 第一脉冲发生块130A可以根据操作控制信号EN来激活，以及输出距离目标时钟CLK_5PW的上升沿具有例如2.5ns的第一脉冲宽度的第一延迟时钟DLY_2.5NS。第二脉冲发生块130B至第五脉冲发生块130E可以从相应的前级接收信号，以及产生分别距离目标时钟CLK_5PW的上升沿具有第二脉冲宽度至第五脉冲宽度的第二延迟时钟至第五延迟时钟DLY_3.0NS、DLY_3.5NS、DLY_4.5NS和DLY_6.0NS。虽然图9图示了五个脉冲发生块，但是这仅是为了方便和说明的目的。即，脉冲发生块的数量可以根据实施例而改变。
[0103] 图10是图示根据本公开的一个实施例的、图9中所示的第一脉冲发生块130A的详细示图。
[0104] 参见图10，第一脉冲发生块130A可以包括RC延迟器132和脉冲输出组件134。
[0105] RC延迟器132，其由电阻器和电容器组成，可以将目标时钟CLK_5PW延迟设定的时间以输出第五延迟信号CLK_5PW_D5。RC延迟器132(参见图10)可以具有与以上参照图7A而描述的第一延迟块124的RC延迟器124B基本上相同的配置。RC延迟器132可以具有与第一脉冲宽度、例如2.5ns相对应的延迟值。
[0106] 脉冲输出组件134可以根据操作控制信号EN来使能，以及输出第一延迟时钟DLY_2.5NS，其根据目标时钟CLK_5PW来激活、且根据第五延迟信号CLK_5PW_D5来去激活。脉冲输出组件134可以被配置成SR锁存器，其使用目标时钟CLK_5PW作为设置信号以及第五延迟信号CLK_5PW_D5作为复位信号。
[0107] 第二脉冲发生块130B至第五脉冲发生块130E可以具有与第一脉冲发生块130A基本上相同的配置，除了输入操作控制信号EN之外。
[0108] 在这种情况下，第二脉冲发生块130B的RC延迟器可以具有与0.5ns相对应的延迟值。相应地，第二脉冲发生块130B可以输出距离目标时钟CLK_5PW的上升沿具有例如3.0ns的第二脉冲宽度的第二延迟时钟DLY_3.0NS。换言之，第一脉冲发生块130A的RC延迟器的延迟值和第二脉冲发生块130B的RC延迟器的延迟值的总和可以被设置成第二脉冲宽度。
[0109] 按照这种方式，第三脉冲发生块130C的RC延迟器可以输出第三延迟时钟DLY_3.5NS，其具有与0.5ns相对应的延迟值和距离目标时钟CLK_5PW的上升沿例如3.5ns的第三脉冲宽度。第四脉冲发生块130D的RC延迟器可以输出第四延迟时钟DLY_4.5NS，其具有与
1.0ns相对应的延迟值和距离目标时钟CLK_5PW的上升沿例如4.5ns的第四脉冲宽度。第五脉冲发生块130E的RC延迟器可以输出第五延迟时钟DLY_6.0NS，其具有与1.5ns相对应的延迟值和距离目标时钟CLK_5PW的上升沿例如6.0ns的第五脉冲宽度。
1.0ns相对应的延迟值和距离目标时钟CLK_5PW的上升沿例如4.5ns的第四脉冲宽度。第五脉冲发生块130E的RC延迟器可以输出第五延迟时钟DLY_6.0NS，其具有与1.5ns相对应的延迟值和距离目标时钟CLK_5PW的上升沿例如6.0ns的第五脉冲宽度。
[0110] 图11是图3中所示的标志检测电路140中包括的滤波块150和解码块160的详细示图。
[0111] 参见图11，滤波块150可以包括第一触发器DFF1至第五触发器DFF5和第一反相器INV1至第六反相器INV6。
[0112] 第一触发器DFF1至第五触发器DFF5可以基于被第一反相器INV1反相的目标时钟CLK_5PW、即目标时钟CLK_5PW的下降沿，来分别锁存第一延迟时钟至第五延迟时钟DLY_2.5NS、DLY_3.0NS、DLY_3.5NS、DLY_4.5NS和DLY_6.0NS。第一触发器DFF1至第五触发器DFF5可以根据全局复位信号RSTB来复位。第二反相器INV2至第六反相器INV6可以分别将第一触发器DFF1至第五触发器DFF5的输出反相，以分别输出第一标志信号至第五标志信号S3500、S3200、S2667、S2133和S1600。
[0113] 解码块160可以包括第一比较器160A、第二比较器160B和掩蔽组件160C。
[0114] 第一比较器160A可以输出在相邻的标志信号彼此不同时被激活的第一比较信号COMP1至第四比较信号COMP4。在一个实施例中，第一比较器160A可以包括第一异或门XR1至第四异或门XR4，其中的每个接收第一标志信号至第五标志信号S3500、S3200、S2667、S2133和S1600之中的相邻的信号，并且对所述相邻的信号执行异或运算。例如，第二异或门XR2可以输出在第二标志信号S3200和第三标志信号S2667彼此不同时被激活到逻辑高电平的第二比较信号COMP2。
[0115] 第二比较器160B可以将第一比较信号COMP1至第四比较信号COMP4分别与第一标志信号至第四标志信号S3500、S3200、S2667和S2133相比较，以输出第一初步控制信号至第四初步控制信号PMAX_CR、PHIGH_CR、PMID_CR和PLOW_CR。在一个实施例中，第二比较器160B可以包括分别与第一比较信号COMP1至第四比较信号COMP4相对应的第一与门AD1至第四与门AD4。第一与门AD1至第四与门AD4可以对第一比较信号COMP1至第四比较信号COMP4中的一个对应的比较信号与第一标志信号至第四标志信号S3500、S3200、S2667和S2133中的一个执行与运算，以输出第一初步控制信号至第四初步控制信号PMAX_CR、PHIGH_CR、PMID_CR和PLOW_CR。例如，第二与门AD2可以输出在第二比较信号COMP2和第二标志信号S3200被激活时被激活的第二初步控制信号PHIGH_CR。
[0116] 掩蔽组件160C可以基于第二延迟信号CKE_BUF_LOW来掩蔽第一初步控制信号至第四初步控制信号PMAX_CR、PHIGH_CR、PMID_CR和PLOW_CR，以输出第一电流控制信号至第四电流控制信号MAX_CR、HIGH_CR、MID_CR和LOW_CR。当第二延迟信号CKE_BUF_LOW被激活到逻辑低电平时，无论第一初步控制信号至第四初步控制信号PMAX_CR、PHIGH_CR、PMID_CR和PLOW_CR如何，掩蔽组件160C都可以输出被固定到特定逻辑电平、例如0001的第一电流控制信号至第四电流控制信号MAX_CR、HIGH_CR、MID_CR和LOW_CR。当第二延迟信号CKE_BUF_LOW被去激活到逻辑高电平时，掩蔽组件160C可以输出第一初步控制信号至第四初步控制信号PMAX_CR、PHIGH_CR、PMID_CR和PLOW_CR作为第一电流控制信号至第四电流控制信号MAX_CR、HIGH_CR、MID_CR和LOW_CR。
[0117] 在一个实施例中，掩蔽组件160C可以包括第一与非门ND1至第三与非门ND3、第七反相器INV7至第十一反相器INV11、以及第一或非门NR1。第一与非门ND1至第三与非门ND3和第八反相器INV8至第十反相器INV10可以分别对第二延迟信号CKE_BUF_LOW和第一初步控制信号至第三初步控制信号PMAX_CR、PHIGH_CR和PMID_CR执行与运算，以输出第一电流控制信号至第三电流控制信号MAX_CR、HIGH_CR和MID_CR。第七反相器INV7可以将第二延迟信号CKE_BUF_LOW反相。第一或非门NR1和第十一反相器INV11可以对第二延迟信号CKE_BUF_LOW和第四初步控制信号PLOW_CR执行或运算以输出第四电流控制信号LOW_CR。
[0118] 滤波块150可以仅对第一延迟时钟至第五延迟时钟DLY_2.5NS、DLY_3.0NS、DLY_3.5NS、DLY_4.5NS和DLY_6.0NS之中的、具有比目标时钟CLK_5PW更小的脉冲宽度的时钟进行滤波，以输出第一标志信号至第五标志信号S3500、S3200、S2667、S2133和S1600。解码块
160可以通过将第一标志信号至第五标志信号S3500、S3200、S2667、S2133和S1600解码来产生第一电流控制信号至第四电流控制信号MAX_CR、HIGH_CR、MID_CR和LOW_CR。此时，解码块
160可以在从时钟使能信号CKE的去激活时刻开始经过了第二时间D2之后来激活和输出第四电流控制信号LOW_CR，由此使缓冲器电路220、230和240中的电流量最小化。
160可以通过将第一标志信号至第五标志信号S3500、S3200、S2667、S2133和S1600解码来产生第一电流控制信号至第四电流控制信号MAX_CR、HIGH_CR、MID_CR和LOW_CR。此时，解码块
160可以在从时钟使能信号CKE的去激活时刻开始经过了第二时间D2之后来激活和输出第四电流控制信号LOW_CR，由此使缓冲器电路220、230和240中的电流量最小化。
[0119] 图12是图示根据本公开的一个实施例的、图3中所示的标志检测电路140的第二延迟块170的详细示图。
[0120] 参见图12，第二延迟块170可以包括串联耦接的第一触发器DFF6至第四触发器DFF9。
[0121] 第一触发器DFF6至第四触发器DFF9可以响应于内部时钟CLK_IN而顺序地延迟时钟使能信号CKE，以输出第二延迟信号CKE_BUF_LOW。第一触发器DFF6至第四触发器DFF9可以根据全局复位信号RSTB来初始化。第一触发器DFF6至第四触发器DFF9可以将时钟使能信号CKE延迟内部时钟CLK_IN的4tCK，以输出第二延迟信号CKE_BUF_LOW。
[0122] 在下文中，将参照图2至图13来描述缓冲器控制电路100的操作。
[0123] 图13是用于描述根据本公开的一个实施例的缓冲器控制电路100的操作的时序图。
[0124] 图13图示了在上电之后全局复位信号RSTB脉冲到逻辑低电平的情况CASE1、以及在进入掉电时段或自刷新时段的情况下时钟使能信号CKE被去激活到逻辑低电平的情况CASE2。
[0125] 在情况CASE1中，操作控制电路120可以基于全局复位信号RSTB的去激活时刻、即上升沿来激活操作控制信号EN。时钟缓冲器210可以在时钟使能信号CKE的激活时段期间差分地放大主时钟信号CLK_T和次时钟信号CLK_C以输出内部时钟CLK_IN。此时，由于时钟使能信号CKE保持激活状态，因此第一延迟信号CKE_DLY可以被固定到逻辑低电平，而第二延迟信号CKE_BUF_LOW可以被固定到逻辑高电平。
[0126] 目标时钟发生电路110可以在操作控制信号EN的激活时段期间产生具有与内部时钟CLK_IN的周期的5倍相对应的周期的目标时钟CLK_5PW。延迟电路130可以在操作控制信号EN的激活时段期间产生分别距离目标时钟CLK_5PW的上升沿具有第一脉冲宽度至第五脉冲宽度的第一延迟时钟至第五延迟时钟DLY_2.5NS、DLY_3.0NS、DLY_3.5NS、DLY_4.5NS和DLY_6.0NS。
[0127] 当数据传送速率为3500MT/s或更高时，滤波块150可以仅对第一延迟时钟至第五延迟时钟DLY_2.5NS、DLY_3.0NS、DLY_3.5NS、DLY_4.5NS和DLY_6.0NS之中的、具有比目标时钟CLK_5PW更小的脉冲宽度的第一延迟时钟DLY_2.5NS滤波，以输出处于逻辑高电平的第一标志信号S3500。解码块160可以将第一标志信号至第五标志信号S3500、S3200、S2667、S2133和S1600解码以激活第一电流控制信号MAX_CR。相应地，缓冲器电路220、230和240的电流量调节块234可以在高频操作期间额外地提供最大电流量给差分放大块232以确保数据眼，由此优化信号完整性(SI)。
[0128] 当数据传送速率低于2133MT/s时，滤波块150可以对具有比目标时钟CLK_5PW更小的脉冲宽度的所有的第一延迟时钟至第五延迟时钟DLY_2.5NS、DLY_3.0NS、DLY_3.5NS、DLY_4.5NS和DLY_6.0NS滤波，以及输出处于逻辑高电平的第一标志信号至第五标志信号S3500、S3200、S2667、S2133和S1600。解码块160可以将第一标志信号至第五标志信号S3500、S3200、S2667、S2133和S1600解码以去激活第一电流控制信号至第四电流控制信号MAX_CR、HIGH_CR、MID_CR和LOW_CR。相应地，缓冲器电路220、230和240的电流量调节块234可以不额外地提供电流给差分放大块232，由此降低在低频率操作期间的电流消耗。
[0129] 在情况CASE2中，根据规范，即使时钟使能信号CKE被去激活，内部时钟CLK_IN也可以以设定数量的时钟来触发。当时钟使能信号CKE被去激活时，第二延迟块170可以响应于内部时钟CLK_IN而通过将时钟使能信号CKE延迟第二时间D2、即4tCK来产生第二延迟信号CKE_BUF_LOW。解码块160可以在第二延迟信号CKE_BUF_LOW被激活时激活第四电流控制信号LOW_CR。相应地，电流量调节块234可以使供应给差分放大块232的电流量最小化，由此降低缺省下消耗的电流消耗。
[0130] 第一延迟块124可以产生在从时钟使能信号CKE的去激活时刻开始经过了大约10ns的第一时间D1之后的设定时段期间来脉冲的第一延迟信号CKE_DLY。操作控制电路120可以基于第一延迟信号CKE_DLY来激活操作控制信号EN。
[0131] 目标时钟发生电路110可以在操作控制信号EN的激活时段期间产生具有与内部时钟CLK_IN的周期的5倍相对应的周期的目标时钟CLK_5PW。延迟电路130可以在操作控制信号EN的激活时段期间产生第一延迟时钟至第五延迟时钟DLY_2.5NS、DLY_3.0NS、DLY_3.5NS、DLY_4.5NS和DLY_6.0NS。
[0132] 当数据传送速率为3500MT/s或者更高时，标志检测电路140可以激活第一电流控制信号MAX_CR，并且电流量调节块234可以不额外地提供电流给差分放大块232，由此降低在低频率操作期间的电流消耗。
[0133] 另一方面，当数据传送速率低于2133MT/s时，标志检测电路140可以去激活第一电流控制信号至第四电流控制信号MAX_CR、HIGH_CR、MID_CR和LOW_CR，并且电流量调节块234可以使供应给差分放大块232的电流量最小化，由此降低缺省电流消耗。
[0134] 从以上描述明显的是，在根据本公开的各个实施例的半导体器件中，通过检测时钟的频率、并基于检测到的频率来调节供应给缓冲器电路的电流量，可以在高频率操作期间确保数据眼，使得信号完整性(SI)可以得到优化，并且可以在低频率操作期间减小电流消耗。
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