一种基于FPGA普通差分IO透明传输SDH总线数据的方法
专利汇可以提供一种基于FPGA普通差分IO透明传输SDH总线数据的方法专利检索，专利查询，专利分析的服务。并且本 发明 公开了一种基于FPGA普通差分IO透明传输SDH总线数据的方法，利用2对FPGA差分IO管脚，采用SDR技术对1路或采用DDR技术对2路实现总线数据的双向传输，通过可编程器件FPGA与TelecomBus总线 接口 、200MHz时钟相连接，FPGA的差分IO通过连接器或者直接与另一片FPGA的差分IO相连接，该方法利用FPGA普通差分IO引脚多，且差分 信号 抗干扰强的特点，解决了传统SDH设备内部各个功能芯片之间互联总线管脚数量多、PCB走线困难、容易串扰且不利于扩展的缺点，且支持信道测试及环回功能，便于调试。，下面是一种基于FPGA普通差分IO透明传输SDH总线数据的方法专利的具体信息内容。
1.一种基于FPGA普通差分IO透明传输SDH总线数据的方法，其特征在于，利用2对FPGA差分IO管脚，采用SDR技术对1路或采用DDR技术对2路实现总线数据的双向传输，通过可编程器件FPGA与TelecomBus总线接口、200MHz时钟相连接，FPGA的差分IO通过连接器或者直接与另一片FPGA的差分IO相连接，包括如下步骤：
1）TelecomBus总线->差分IO方向的处理，步骤如下：
1-1）对接收到的TelecomBus总线利用WFIFO进行缓存；
1-2）从WFIFO读出数据，对数据进行5b/6b编码；
1-3）对编码后的数据进行并/串转换；
1-4）将串行数据转换成差分数据，通过FPGA的差分IO接口输出差分信号；
2）差分IO->TelecomBus总线方向的处理，步骤如下：
2-1）从FPGA的差分IO接口接收数据，将接收到的数据转换成单端信号；
2-2）对单端信号进行串/并转换，得到6bit并行数据；
2-3）设计移位寄存器，将步骤2-2）得到的6bit并行数据循环移入移位寄存器中，从移位寄存器中截取6bit将其送入6b/5b解码模块进行6b/5b解码，解码后得到5bit并行数据；
2-4）将解码后得到5bit并行数据恢复成10bit TelecomBus总线，并进行同步检测；
2-5）利用TelecomBus总线的A1A2字节和J0脉冲周期性特性，对移位寄存器的6bit截取和对输入采样延时进行调整控制，当在某种6bit截取控制和采样延时调整设置组合下，TelecomBus总线的A1A2字节和J0脉冲满足要求，锁定当前控制参数，将6b5b解码后的数据送入RFIFO缓存；
2-6）从RFIFO中读出数据，并恢复成TelecomBus总线。
2.根据权利要求1所述的一种基于FPGA普通差分IO透明传输SDH总线数据的方法，其特征在于，所述的同步检测，是利用TelecomBus总线的特征，为区分伪A1A2字节和伪J0脉冲，当连续3帧在指定位置均能定位指定A1A2字节或J0脉冲信号才认为真正同步；当连续3帧在指定位置均未能定位指定A1A2字节或J0脉冲信号才认为真正失步。
3.根据权利要求1所述的一种基于FPGA普通差分IO透明传输SDH总线数据的方法，其特征在于，所述的对移位寄存器的6bit截取和对输入采样延时进行调整控制，是利用TelecomBus总线帧结构及125us帧频的特征对其进行控制，具体步骤如下：
（1）首先开启一个500us的时间窗口，保证在该窗口内可以完成对同步状态的检测；
（2）若在该时间窗口内已经同步，则认为该采样参数1和移位控制参数可信，进入步骤（3），否则进入步骤（5）；
（3）继续逐步调整串/并转换的采样参数，在500us时间窗口内检测其失步状态，记录进入失步状态的采样参数2；
（4）取采样参数1和采样参数2的中间值，作为最佳采样参数，并锁存该参数，只有当失步或复位时，才解锁该参数；
（5）当步骤（2）的时间窗口内没有同步，则开始调整移位寄存器的截取bit，然后在
500us的时间窗口重新检测同步；
（6）若移位6次仍然没有检测到同步，则开始调整串/并转换的采样延时控制参数，重复步骤（2）至步骤（5），直到同步，此时锁存采样参数1和移位控制参数，然后重复步骤（3）和步骤（4），并最终完成对最佳采样参数的获取。
一种基于FPGA普通差分IO透明传输SDH总线数据的方法
技术领域
背景技术
发明内容
1）TelecomBus总线->差分IO方向的处理，步骤如下：
1-1）对接收到的TelecomBus总线利用WFIFO进行缓存；
1-2）从WFIFO读出数据，对数据进行5b/6b编码；
1-3）对编码后的数据进行并/串转换；
1-4）将串行数据转换成差分数据，通过FPGA的差分IO接口输出差分信号；
2）差分IO->TelecomBus总线方向的处理，步骤如下：
2-1）从FPGA的差分IO接口接收数据，将接收到的数据转换成单端信号；
2-2）对单端信号进行串/并转换，得到6bit并行数据；
2-3）设计移位寄存器，将步骤2-2）得到的6bit并行数据循环移入移位寄存器中，从移位寄存器中截取6bit将其送入6b/5b解码模块进行6b/5b解码，解码后得到5bit并行数据；
2-4）将解码后得到5bit并行数据恢复成10bit TelecomBus总线，并进行同步检测；
2-5）利用TelecomBus总线的A1A2字节和J0脉冲周期性特性，对移位寄存器的6bit截取和对输入采样延时进行调整控制，当在某种6bit截取控制和采样延时调整设置组合下，TelecomBus总线的A1A2字节和J0脉冲满足要求，锁定当前控制参数，将6b5b解码后的数据送入RFIFO缓存；
2-6）从RFIFO中读出数据，并恢复成TelecomBus总线。
（2）若在该时间窗口内已经同步，则认为该采样参数1和移位控制参数可信，进入步骤（3），否则进入步骤（5）；
（3）继续逐步调整串/并转换的采样参数，在500us时间窗口内检测其失步状态，记录进入失步状态的采样参数2；
（4）取采样参数1和采样参数2的中间值，作为最佳采样参数，并锁存该参数，只有当失步或复位时，才解锁该参数；
（5）当步骤（2）的时间窗口内没有同步，则开始调整移位寄存器的截取bit，然后在
500us的时间窗口重新检测同步；
（6）若移位6次仍然没有检测到同步，则开始调整串/并转换的采样延时控制参数，重复步骤（2）至步骤（5），直到同步，此时锁存采样参数1和移位控制参数，然后重复步骤（3）和步骤（4），并最终完成对最佳采样参数的获取。
2、实现对接收信号的自动采样调整控制；
3、利用5b6b编解码的方法避免信号长0或长1；
4、利用FPGA的ISERDES/OSERDES进行串/并，并/串转换；
5、利用SDH网元设备的TelecomBus总线的特征结合idelay进行采样延时自动调整；
6、利用输入参考信号来调整TelecomBus总线的延时输出，方便与后级模块（比如交叉连接）对接；
7、利用FPGA的RAM资源实现发送/接收缓存；
8、FPGA内嵌信号源，对信道进行检测；
9、设置不同方向的环回，有利于调试。
附图说明
图 3为本发明的FPGA外部硬件连接图；
图 4为本发明的FPGA内部处理框图；
图 5为采样/移位控制流程图；
图 6为TelecomBus总线时序特征图；
图 7为同步检测流程图。
具体实施方式
1）TelecomBus总线->差分IO方向的处理，步骤如下：
1-1）首先利用TelecomBus总线的随路19.44MHz时钟将该总线的8bit数据、1bit J0J1信号和1bit PL信号合并成10bit数据，并进行5b/6b编码；
1-2）将编码后的数据送入发送缓存；
1-3）从缓存中读取出6bit数据，利用OSERDES进行并/串转换，若需要将2路总线通过1对差分引脚进行输出，则ODDR数据格式采用DDR，否则采用SDR；
1-4）将223.28Mbit/s串行bit流通过OBUFDS输出至差分引脚，输出差分信号；
2）差分IO->TelecomBus总线方向的处理，步骤如下：
2-1）利用IBUFDS将差分数据转换成223.28Mbit/s串行bit流；
2-2）载入默认的采样延时参数，利用IDELAY和ISERDES进行串/并转换，得到6bit并行数据；
2-3）生成一个12bit的位移寄存器，将步骤2-22）得到的6bit并行数据移入该寄存器；
2-4）从寄存器截取其中6bit（初始状态下是截取第6bit），将其送入6b/5b解码模块，解码后得到5bit并行数据；
2-5）将5bit并行数据恢复成10bit TelecomBus总线，并进行同步检测；
2-6）采样/移位控制模块根据同步检测的检测结果对串/并转换模块和移位寄存器进行采样和移位控制；
2-7）锁定采样/移位参数后，将5bit并行数据送入接收缓存，并输出至TelecomBus总线。
（2）若在该时间窗口内已经同步，则认为该采样参数1和移位控制参数可信，进入步骤（3），否则进入步骤（5）；
（3）继续逐步调整串/并转换的采样参数，在500us时间窗口内检测其失步状态，记录进入失步状态的采样参数2；
（4）取采样参数1和采样参数2的中间值，作为最佳采样参数，并锁存该参数，只有当失步或复位时，才解锁该参数；
（5）当步骤（2）的时间窗口内没有同步，则开始调整移位寄存器的截取bit，然后在
500us的时间窗口重新检测同步；
（6）若移位6次仍然没有检测到同步，则开始调整串/并转换的采样延时控制参数，重复步骤（2）至步骤（5），直到同步，此时锁存采样参数1和移位控制参数，然后重复步骤（3）和步骤（4），并最终完成对最佳采样参数的获取。
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