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半導体装置

阅读:1041发布:2020-06-29

专利汇可以提供半導体装置专利检索,专利查询,专利分析的服务。并且【課題】信頼性の低下を抑制しながら、低消費電 力 化を図ることが可能な半導体装置を提供する。 【解決手段】半導体装置は、フラッシュメモリ、 薄膜 BOX−SOIに形成されたSRAM、 基板 バイアス回路、第1周 波数 の 信号 とそれよりも低い第2周波数の信号を生成する第1発振回路および、システムクロックで動作するプロセッサを備える。プロセッサは、フラッシュメモリの電源をオンし、SRAMのしきい値電圧を低くするステップS4_1、S4_2と、第1周波数の信号をシステムクロックとし、フラッシュメモリからSRAMへプログラムを転送するステップS4_3、S4_4と、フラッシュメモリの電源をオフし、第2周波数の信号をシステムクロックとし、SRAMのしきい値電圧を高くし、SRAM上のプログラムを実行するステップS4_5〜S4_8とを実行する。 【選択図】図3,下面是半導体装置专利的具体信息内容。

第1プログラムを格納したROMと、 薄膜BOX−SOI基板上に形成されたSRAMと、 前記SRAMの基板バイアスを制御する基板バイアス回路と、 第1周波数信号を生成する第1発振回路と、 前記第1周波数よりも低い第2周波数の信号を生成する第2発振回路と、 システムクロック信号に同期して動作するプロセッサと、 を備え、 前記プロセッサは、 前記ROMの電源をオン状態にし、前記基板バイアス回路によって、前記SRAMのしきい値電圧を低くする第1ステップと、 前記第1周波数の信号を、前記システムクロック信号として設定し、前記ROMから前記SRAMへ前記第1プログラムを転送する第2ステップと、 前記ROMの電源をオフ状態にし、前記第2周波数の信号を前記システムクロック信号として設定し、前記基板バイアス回路によって、前記SRAMのしきい値電圧を高くし、前記SRAMに転送された第1プログラムを実行する第3ステップと、 を実行する、半導体装置。請求項1に記載の半導体装置において、 前記半導体装置は、さらに第3周波数の信号を生成する第3発振回路を備え、 前記プロセッサは、さらに前記第3ステップの後で、前記第3周波数の信号を前記システムクロック信号に設定する第4ステップを実行する、 半導体装置。請求項1に記載の半導体装置において、 前記プロセッサは、前記第1ステップ〜前記第3ステップを、複数回繰り返し実行する、半導体装置。請求項2に記載の半導体装置において、 前記プロセッサは、前記第2周波数の信号を、前記システムクロック信号として設定し、前記SRAMに転送された前記第1プログラムを実行し、前記第3周波数の信号を、前記システムクロック信号として設定する第5ステップを実行する、 半導体装置。請求項4に記載の半導体装置において、 前記プロセッサは、前記第1ステップ〜前記第3ステップの後で、少なくとも1回以上、前記第5ステップを実行する、半導体装置。請求項5に記載の半導体装置において、 前記プロセッサは、第5ステップを実行した後、前記第1ステップ〜前記第3ステップを、再度実行する、半導体装置。請求項4に記載の半導体装置において、 前記第1ステップ〜前記第3ステップは繰り返し実行され、 前記第5ステップも繰り返し実行され、 前記第1ステップ〜前記第3ステップの繰り返し間隔または前記第5ステップの繰り返し間隔は、同一である、半導体装置。請求項7に記載の半導体装置において、 前記第5ステップの繰り返しの間隔は1秒であり、前記第1ステップ〜前記第3ステップの繰り返しの間隔は1秒よりも長い、半導体装置。請求項8に記載の半導体装置において、 前記第1プログラムは、時計の秒表示を1秒進める動作を実行させるプログラムである、半導体装置。請求項4に記載の半導体装置において、 前記プロセッサは、前記第1ステップ〜前記第3ステップまでのステップと前記第5ステップを選択する第6ステップを実行する、半導体装置。請求項10に記載の半導体装置において、 前記プロセッサは、前記第6ステップにおいて、常に前記第1ステップ〜前記第3ステップまでのステップを選択する、半導体装置。請求項10に記載の半導体装置において、 前記半導体装置は、さらに時間を計測するタイマを備え、 前記プロセッサは、前記第1ステップ〜前記第3ステップを実行した後で、前記タイマにゼロを設定する第7ステップを実行し、 前記プロセッサは、前記タイマにより計測された時間が所定の設定時間を超えていた場合、前記第6ステップにおいて、前記第1ステップ〜前記第3ステップを選択し、前記所定の設定時間を超えていない場合、前記第6ステップにおいて、前記第5ステップを選択する、 半導体装置。請求項12に記載の半導体装置において、 前記所定の設定時間は、前記SRAMのエラーレートをN(FIT)とした場合、0.1÷N(年)以下である、半導体装置。請求項1〜13のいずれか1つに記載の半導体装置において、 前記第1周波数は、1(MHz)以上である、半導体装置。請求項2、4〜13のいずれか1つに記載の半導体装置において、 前記第3周波数は、前記第2周波数と同じである、半導体装置。請求項1〜15のいずれか1つに記載の半導体装置において、 前記第2周波数は、256(KHz)以下である、半導体装置。第1プログラムが格納され、前記第1プログラムが実行されるときにオフ状態とされるROMと、 給電されている期間において、前記ROMに格納された前記第1プログラムが、繰り返し転送されるSRAMと、 前記SRAMに転送された前記第1プログラムを、システムクロック信号に同期して実行するプロセッサと、 を備え、 前記プロセッサが、前記SRAMに転送された前記第1プログラムを実行するときの前記システムクロック信号の周波数は、前記SRAMに前記ROMから前記第1プログラムを転送するときのシステムクロック信号の周波数よりも低い、半導体装置。請求項17に記載の半導体装置において、 前記ROMから前記SRAMへの前記第1プログラムの繰り返し転送は、周期的である、半導体装置。請求項17または18に記載の半導体装置において、 給電が停止した後の再給電に応答して、前記ROMに格納されている前記第1プログラムが、前記SRAMに転送され、前記プロセッサによって前記SRAMに転送された前記第1プログラムが実行される、半導体装置。請求項17または18に記載の半導体装置において、 前記半導体装置は、さらに前記SRAMのしきい値電圧を制御する基板バイアス回路を備え、 前記SRAMに前記第1プログラムを転送するときの前記SRAMのしきい値電圧は、前記プロセッサが、前記SRAMに転送された前記第1プログラムを実行するときの前記SRAMのしきい値電圧よりも低くなるように、前記基板バイアス回路によって前記SRAMのしきい値電圧が制御される、半導体装置。

说明书全文

本発明は、半導体装置に関し、例えば揮発性メモリ、不揮発性メモリおよび中央処理装置(以下、プロセッサと称する)を備えた半導体装置に関する。

揮発性メモリであるRAMと書き換え可能な不揮発性メモリを備え、消費電の削減を図った半導体装置が、例えば特許文献1に記載されている。特許文献1の図1には、プロセッサ(2)、RAM(8)および書き換え可能な不揮発性メモリ(7)を半導体チップに有するデータプロセッサ(1)が、記載されている。特許文献1には、パワーオンリセット中に不揮発性メモリ(7)からRAM(8)にプログラムの転送を行い、リセット解除後に、不揮発性メモリ(7)の動作を停止した状態で、プロセッサ(2)がRAM(8)に転送されたプログラムを実行する低消費電力モードへ遷移することが示されている。リセット中にプログラムの転送が行われるため、プログラムに依存せずに、データプロセッサ(1)に固有の機能としてオンチップの不揮発性メモリ(7)による電力消費を削減して、データプロセッサ(1)全体としての低消費電力を実現することが記載されている。なお、()内の符号は、特許文献1で用いられている符号に対応している。

特開2004−70854号公報

不揮発性メモリ(以下、ROMと称する)およびプロセッサを備えた半導体装置においては、ROMに予めプログラムを格納しておき、プロセッサがROMに格納されているプログラムを読み出し、実行することが考えられる。ROMとして、例えばフラッシュ(Flash)メモリのような書き換え可能な不揮発性メモリを用い、例えば32KHzのような低速動作でプログラムを実行した場合、フラッシュメモリを流れる直流(DC)リーク電流が、低消費電力化を阻害し、例えば顧客の要求を満たせないことがある。

特許文献1に記載されているように、RAMにプログラムを転送し、フラッシュメモリの動作を停止させ、RAMからプログラムを読み出して、実行すれば、フラッシュメモリを流れるDCリーク電流を低減して、低消費電力化を図ることが可能である。しかしながら、例えばソフトエラーやノイズ等により、RAMに格納されたプログラムが変更されることが危惧される。具体的に述べると、ソフトエラーやノイズ等にとり、RAMにおけるビット値が反転し、ビット化けによりプログラムが変更されてしまうことが危惧される。

すなわち、特許文献1によれば、消費電力を低減することは可能であるが、信頼性が犠牲となると言う課題がある。また、特許文献1では、その図6に示されているように、2回目以降の低消費電力モードでは、最初のパワーオンリセットの際に、RAMに格納されているプログラムが、再度実行されている。そのため、特許文献1では、信頼性に関する課題は認識されていない。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態に係わる半導体装置を述べると、次のとおりである。

すなわち、半導体装置は、第1プログラムを格納したROMと、薄膜BOX−SOI(Silicon On Insulator)基板上に形成されたスタテック型メモリ(以下、SRAMと称する)と、SRAMの基板バイアス電圧を制御する基板バイアス回路と、第1周波数信号を生成する第1発振回路と、第1周波数よりも低い第2周波数の信号を生成する第2発振回路と、システムクロック信号に同期して動作するプロセッサとを備える。上記したプロセッサは、ROMの電源をオン状態にし、基板バイアス回路によって、SRAMのしきい値電圧を低くする第1ステップと、第1周波数の信号をシステムクロック信号として設定し、ROMからSRAMへ第1プログラムを転送する第2ステップと、ROMの電源をオフ状態にし、第2周波数の信号をシステムクロック信号として設定し、基板バイアス回路によって、SRAMのしきい値電圧を高くし、SRAMに転送された第1プログラムを実行する第3ステップとを実行する。

また、一実施の形態においては、上記した第1ステップ〜第3ステップが、複数回繰り返し実行される。

一実施の形態によれば、信頼性の低下を抑制しながら、低消費電力化を図ることが可能な半導体装置を提供することができる。

実施の形態1に係わる半導体装置の構成を示すブロック図である。

実施の形態1に係わる半導体装置の構造を示す模式的な断面図である。

実施の形態1に係わる半導体装置の動作を示すフローチャート図である。

実施の形態1に係わるROMとSRAMの動作電流と動作周波数との関係を示す図である。

実施の形態2に係わる半導体装置の動作を示すフローチャート図である。

実施の形態1および2に係わる半導体装置と比較例との比較結果を示す図である。

(A)および(B)は、実施の形態1に係わる半導体装置と比較例1の平均電流を示す図である。

実施の形態1および2に係わる半導体装置と比較例1の平均電流の変化を示す図である。

実施の形態3に係わる半導体装置の要部の構成を示すブロック図である。

以下、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまでも一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。

また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

(実施の形態1) <半導体装置の構成> 図1は、実施の形態1に係わる半導体装置の構成を示すブロック図である。特に制限されないが、図1に示す半導体装置1は、腕時計用のマイクロコントローラーである。ここでは、半導体装置1が、1つの半導体チップによって構成されている場合を説明する。同図では、一点鎖線で囲まれた領域に描かれている複数の回路ブロック等が、1つの半導体チップに形成されている。勿論、半導体装置1は、複数の半導体チップを組み合わせることによって構成してもよい。例えば、半導体装置1は、2つの半導体チップ(第1および第2の半導体チップ)によって構成してもよい。この場合、第1の半導体チップは、後で説明するプロセッサとSRAMとを備え、第2の半導体チップは、後で説明するフラッシュメモリを備えるようにしてもよい。さらに、半導体装置1は、3つの半導体チップ、すなわちプロセッサ用の半導体チップ、SRAM用の半導体チップおよびフラッシュメモリ用の半導体チップによって構成してもよい。

半導体装置1は複数の端子を備えているが、同図には、4つの端子T1〜T4が例示されている。端子T1には、外部晶発振回路17が接続され、端子T2には、半導体装置1を動作させるための電池18が接続されている。また、端子T3には、図示しないが釦等から外部命令が供給される。端子T4には、腕時計の針を動かすための運針用モーター60が接続されている。端子T4から出力される駆動信号55によって運針用モーター60は、例えば1秒ごとに動作し、腕時計の針表示を1秒進めるような運針動作が実行される。なお、同図において、Vsは接地電圧を示している。半導体装置1は、図示しないが接地電圧Vsが給電される端子も備えている。

半導体装置1は、種々の回路ブロックを備えているが、図1には、説明に必要な回路ブロックのみが描かれている。図1において、2はプロセッサを示し、3は揮発性メモリであるSRAMを示し、4は書き換え可能なROMであるフラッシュメモリを示している。また、11はレジスタ群を示し、12は割り込みコントローラを示し、16はモータードライバを示している。上記したプロセッサ2、SRAM3、フラッシュメモリ4、レジスタ群11、割り込みコントローラ12およびモータードライバ16は、バス20によって相互に接続されている。

プロセッサ2は、バス20を介して、バス20に接続されているSRAM3、フラッシュメモリ4、レジスタ群11、割り込みコントローラ12およびモータードライバ16にアクセスする。フラッシュメモリ4には、予め複数のプログラムが格納されており、プロセッサ2は、フラッシュメモリ4に格納されているプログラムを読み出して、読み出したプログラムに従った動作を行う。また、後で詳しく説明するが、プロセッサ2は、フラッシュメモリ4から第1プログラムを読み出し、SRAM3に転送し、SRAM3に転送された第1プログラムを、SRAM3から読み出して、実行する。この第1プログラムを実行されることにより、モータードライバ16が制御され、モータードライバ16は、駆動信号55を出力し、運針用モーター60を動作させる。

同図において、5は電圧レギュレータを示し、6は基板バイアス回路を示している。電圧レギュレータ5には、端子T2を介して電池18から電源電圧が給電される。電圧レギュレータ5は、給電された電源電圧から複数の動作電圧を発生し、電圧配線を介して、種々の回路ブロックに給電する。同図には3つの電圧配線30〜32が例示されている。電圧配線30は、フラッシュメモリ4を動作させる動作電圧を給電する電圧配線であり、電圧配線31は、プロセッサ2およびSRAM3を動作させる動作電圧を給電する電圧配線である。また、電圧配線32は、基板バイアス回路6を動作させる動作電圧を給電する電圧配線である。

特に制限されないが、実施の形態1においては、プロセッサ2およびSRAM3は、SOTB(Silicon On Thin−Box)技術により形成された薄膜BOXを備えたSOI基板上(薄膜BOX−SOI基板上)に形成されている。SOTB技術により形成された薄膜BOXの領域が、図1では破線で囲まれた領域SOTBである。基板バイアス回路6は、電圧配線32を介して給電された動作電圧に基づいた基板バイアス電圧40を、薄膜BOXの基板領域に供給して、この基板領域内に形成されているMOSトランジスタのしきい値電圧を制御する。すなわち、プロセッサ2を構成する複数のMOSトランジスタのしきい値電圧が、基板バイアス回路6によって制御され、SRAM3を構成する複数のMOSトランジスタのしきい値電圧も、基板バイアス回路6によって制御されることになる。以降、説明を容易にするために、プロセッサ2を構成する複数のMOSトランジスタのしきい値電圧を、プロセッサ2のしきい値電圧とも称する。同様に、SRAM3を構成する複数のMOSトランジスタのしきい値電圧を、SRAM3のしきい値電圧とも称する。

基板バイアス回路6は、プロセッサ2からの基板バイアス制御信号50に従った基板バイアス電圧40を出力する。従って、プロセッサ2およびSRAM2のしきい値電圧は、プロセッサ2からの基板バイアス制御信号50に従って変わることになる。

電圧配線30とフラッシュメモリ4との間には、プロセッサ2からのROM電源制御信号51によって制御される電源スイッチ19が接続されている。ROM電源制御信号51によって、電源スイッチ19がオン状態にされると、フラッシュメモリ4には、電圧配線30および電源スイッチ19を介して動作電圧が給電される。動作電圧が給電されることにより、フラッシュメモリ4を構成する回路、例えば書き込み用の高電圧を発生する昇圧回路や発振回路等が動作を開始する。これに対して、ROM電源制御信号51によって、電源スイッチ19がオフ状態にされると、フラッシュメモリ4には動作電圧が給電されないため、昇圧回路や発振回路等は動作を開始しない。動作電圧が給電されないため、フラッシュメモリ4において、DCリーク電流が発生するのを防ぐことが可能であり、また昇圧回路や発振回路等も動作しないため、フラッシュメモリ4での消費電力を低減することが可能である。

特に制限されないが、実施の形態1に係わる半導体装置1は、3つの発振回路8〜10を備えている。3つの発振回路8〜10のうち、第1発振回路8は2MHzの発振信号(第1発振信号)8Cを形成し、第2発振回路9は32.768KHzの発振信号(第2発振信号)9Cを形成し、第3発振回路10は32KHzの発振信号(第3発振信号)10Cを形成する。ここで、第2発振回路9は、端子T1を介して外部の水晶発振回路17に接続されている。水晶発振回路17によって形成された高精度の発振信号が、第2発振回路9に供給され、第2発振回路9は、時計用の高精度の発振信号9Cを形成する。

第3発振回路10は、スタンバイ時等において用いられるシステム用の低速発振回路である。第3発振回路10は、形成する発振信号10Cの周波数が、32KHz程度になるように製造されるが、製造時のバラツキ等で、数%程度の周波数のバラツキが発生する。また、第1発振回路8は、高速動作時等において用いられるシステム用の高速発振回路である。この第1発振回路8も、形成する発振信号の周波数が、2MHz程度になるように製造されるが、製造時のバラツキ等により、発振信号8Cの周波数にはバラツキが発生する。例示したように、第1発振信号8Cの周波数は、第2発振信号9Cおよび第3発振信号10Cの周波数よりも高い、また第2発振信号9Cの周波数は、第3発振信号10Cよりも高い。しかしながら、第2発振信号9Cの周波数と第3発振信号10Cの周波数は同じであってもよいし、第3発振信号10Cの周波数が、第2発振信号9Cよりも高くてもよい。

第1発振信号8C、第2発振信号9Cおよび第3発振信号10Cは、セレクタ7に供給される。セレクタ7は、プロセッサ2からのシステムクロック選択信号52に従って、供給されている第1〜第3発振信号8C〜10Cから発振信号を選択して、選択した発振信号をシステムクロック信号53として出力する。システムクロック信号53は、種々の回路ブロックに供給されるが、同図では、プロセッサ2に供給されるシステムクロック信号53_Cと、他の回路ブロックに供給されるシステムクロック信号53_Oが例示されている。

プロセッサ2は、供給されているシステムクロック信号53_Cに同期して動作する。プロセッサ2は、プログラムを実行することによって、上記した基板バイアス制御信号50、ROM電源制御信号51およびシステムクロック選択信号52を生成する。従って、プログラムよって、プロセッサ2およびSRAM3のしきい値電圧を変更し、フラッシュメモリ4のオン状態/オフ状態を制御し、自らの動作速度を変更することが可能である。

図1において、13は第1タイマを示し、14は第2タイマを示し、15は入出力ポートを示している。上記したレジスタ群11には、第1タイマ13および第2タイマ14に対応した第1レジスタ11_1および第2レジスタ11_2を備えている。第1レジスタ11_1には、第1タイマ13によって計測される時間情報が設定され、第2レジスタ11_2には、第2タイマ14によって計測される時間情報が設定される。第1タイマ13および第2タイマ14は、それぞれ計測した時間が、第1レジスタ11_1および第2レジスタ11_2に設定された時間を超えると、割り込み要求信号54_T1および割り込み要求信号54_T2を発生する。また、端子T3を介して外部命令が、入出力ポート15に供給されると、入出力ポート15は、割り込み要求信号54_IOを発生する。

割り込みコントローラ12は、割り込み要求信号54_T1、54_T2および54_IOが供給されると、プロセッサ2に通知する。プロセッサ2は、通知された割り込み要求信号に対応したプログラムを実行する。

第1レジスタ11_1には、例えば1秒に相当する時間情報が設定される。これにより、第1タイマ13は、1秒を計測するたびに、割り込み要求信号54_T1を発生する。この割り込み要求信号54_T1が、割り込みコントローラ12に供給されると、割り込みコントローラ12からプロセッサ2に対して、割り込み要求信号54_T1の発生が通知され、プロセッサ2は、割り込み要求信号54_T1に対応するプログラムを実行する。このプログラムを実行することにより、プロセッサ2は、モータードライバ16が駆動信号55を出力するように、モータードライバ16を制御する。

第2タイマ14、第2レジスタ11_2および入出力ポート15の機能については、後で説明するため、これ以上、説明しない。

なお、ここでは、運針用モーター60とそれを駆動するモータードライバ16を有する例を説明しているが、勿論、時計表示としては、液晶でもよい。この場合は、モータードライバ16の代わりに、液晶ドライバが使用され、運針用モーター60の代わりに外付けの液晶装置が使用される。

<半導体装置の構造> 図2は、実施の形態1に係わる半導体装置の構造を示す模式的な断面図である。同図には、半導体装置1を構成する半導体チップの断面が示されている。図2において、SOTBで示されている部分は、SOTB技術により形成された薄膜BOXの領域を示し、BLKはバルクの領域を示している。

薄膜BOX領域SOTBおよびバルク領域BLKのそれぞれに領域に、複数のPチャンネル型MOSトランジスタ(以下、PMOSトランジスタと称する)および複数のNチャンネル型MOSトランジスタ(以下、NMOSトランジスタと称する)が形成されているが、同図には、それぞれの領域に形成された2つのPMOSトランジスタと2つのNMOSトランジスタとが例示されている。すなわち、同図には、薄膜BOX領域SOTBに形成されたPMOSトランジスタ110PS、111PSおよびNMOSトランジスタ110NS、111NSが例示されている。また、同図には、バルク領域BLKに形成されたPMOSトランジスタ110PB、111PBおよびNMOSトランジスタ110NB、111NBが例示されている。

PMOSトランジスタ110PSおよびNMOSトランジスタ110NSは、薄膜BOX領域SOTB内に形成されているプロセッサ2(図1)またはSRAM3(図1)を構成するMOSトランジスタである。例えばPMOSトランジスタ110PSおよびNMOSトランジスタ110NSによって、インバータ回路が構成される。このインバータ回路によって、SRAM3を構成するメモリセルが構成される。あるいは、PMOSトランジスタ110PSおよびNMOSトランジスタ110NSによって、プロセッサ2を構成する低電圧のロジック回路が構成される。

一方、PMOSトランジスタ111PSおよびNMOSトランジスタ111NSは、漠膜BOX領域SOTB内に形成されているレベルシフト回路を構成するのに用いられている。後で具体的な構造は説明するが、PMOSトランジスタ110PSおよびNMOSトランジスタ110NSの基板領域には、基板バイアス回路6(図1)から基板バイアス電圧40(図1)が供給される。これに対して、同じ薄膜BOX領域SOTB内に形成されているPMOSトランジスタ111PSおよびNMOSトランジスタ111NSの基板領域には、基板バイアス回路6から基板バイアス電圧40が供給されない。これにより、プロセッサ2およびSRAM3のしきい値電圧は、基板バイアス回路6によって変更することが可能となっているが、レベルシフト回路のしきい値電圧は、基板バイアス回路6によって変更されず、一定となっている。例えば、レベルシフト回路は、薄膜BOX領域SOTB内のプロセッサ2またはSRAM3と、バルク領域BLKに形成されている回路ブロックとの間で信号を伝達するのに用いられる。

バルク領域BLKに形成されているPMOSトランジスタ110PBおよびNMOSトランジスタ110NBは、ESD保護素子またはレベルシフト回路を構成するのに用いられている。また、バルク領域BLKに形成されているPMOSトランジスタ111PBおよびNMOSトランジスタ111NBは、例えばアナログ回路を構成するのに用いられている。図1に示したように、基板バイアス回路6からの基板バイアス電圧40は、半導体チップにおいて、薄膜BOX領域SOTBに供給され、バルク領域BLKには供給されていない。すなわち、バルク領域BLKに形成されたPMOSトランジスタ110PB、111PBおよびNMOSトランジスタ110NB、111NBの基板領域には、基板バイアス回路6からの基板バイアス電圧40が供給されていない。

次に、半導体チップにおけるPMOSトランジスタおよびNMOSトランジスタの構造を説明する。特に制限されないが、実施の形態1では、基板としてP型半導体基板70が用いられている。

図2において、71Sおよび71Bは、半導体基板70に形成された深いN型ウェル領域を示し、72Sおよび72Bは、N型ウェル領域71Sおよび71B内に形成されたP型ウェル領域を示している。また、73Sおよび73Bは、上記したN型ウェル領域71Sおよび71Bよりも浅く、半導体基板70に形成されたN型ウェル領域を示している。

PMOSトランジスタ110PSは、P型ソース領域75と、P型ドレイン領域76と、ゲート電極77とを備えている。P型ソース領域75およびP型ドレイン領域76は、薄い絶縁膜74Sを介してN型ウェル領域71Sの主面に形成され、平面視で見たとき、P型ソース領域75とP型ドレイン領域77との間に薄いシリコン膜SRが形成されている。ゲート電極77は、P型ソース領域75とP型ドレイン領域77との間に形成されている薄いシリコン膜SR上にゲート絶縁膜(図示しない)を介して形成されている。P型ソース領域に対して、所定の電圧がゲート電極77に供給されることにより、薄いシリコン膜SRにチャンネルが形成される。PMOSトランジスタ110PSの基板領域は、N型ウェル領域71Sによって構成されている。N型ウェル領域71Sは、電極81に接続されており、基板バイアス回路6からの基板バイアス電圧40が、電極81に供給される。

NMOSトランジスタ110NSは、N型ソース領域78と、N型ドレイン領域79と、ゲート電極80とを備えている。N型ソース領域78およびN型ドレイン領域79は、薄い絶縁膜74Sを介してP型ウェル領域72Sの主面に形成され、平面視で見たとき、N型ソース領域78とN型ドレイン領域79との間に薄いシリコン膜SRが形成されている。ゲート電極80は、N型ソース領域78とN型ドレイン領域79との間に形成されている薄いシリコン膜SR上にゲート絶縁膜(図示しない)を介して形成されている。N型ソース領域に対して、所定の電圧がゲート電極8−に供給されることにより、薄いシリコン膜SRにチャンネルが形成される。NMOSトランジスタ110NSの基板領域は、P型ウェル領域72Sによって構成されている。P型ウェル領域72Sは、電極82に接続されており、基板バイアス回路6からの基板バイアス電圧40が、電極82に供給される。

説明を容易にするために、図1では、N型ウェル領域71SおよびP型ウェル領域72Sに供給される基板バイアス電圧は、共通の符号40で表しているが、N型ウェル領域71Sに供給される基板バイアス電圧と、P型ウェル領域72Sに供給される基板バイアス電圧とでは、例えば極性が異なっている。

PMOSトランジスタ111PSは、PMOSトランジスタ110PSと同様に、P型ソース領域81と、P型ドレイン領域82と、ゲート電極83とを備えている。P型ソース領域81とP型ドレイン領域82は、薄い絶縁膜74を介して、N型ウェル領域73Sの主面に形成され、ゲート電極83は、P型ソース領域81とP型ドレイン領域82との間に形成されている薄いシリコン膜SR上にゲート絶縁膜(図示しない)を介して形成されている。PMOSトランジスタ111PSには、基板バイアス電圧40が供給されないため、PMOSトランジスタ111PSの基板領域となるN型ウェル領域73Sに接続された電極87には、固定の所定の電圧が供給される。

NMOSトランジスタ111NSは、NMOSトランジスタ110NSと同様に、N型ソース領域84と、N型ドレイン領域85と、ゲート電極86とを備えている。N型ソース領域84とN型ドレイン領域85は、薄い絶縁膜74を介して、基板70の主面に形成され、ゲート電極86は、N型ソース領域84とN型ドレイン領域85との間に形成されている薄いシリコン膜SR上にゲート絶縁膜(図示しない)を介して形成されている。NMOSトランジスタ111PSの基板領域は、基板70によって構成される。基板70には、後で説明する電極95に接続され、電極95には、固定の所定の電圧が供給される。

N型MOSトランジスタ110NBは、基板70に形成されたN型ソース領域88およびN型ドレイン領域89と、ゲート絶縁膜GSOを介して基板70に形成されたゲート電極90とを備えている。また、P型MOSトランジスタ110PBは、N型ウェル領域73Bに形成されたP型ソース領域91およびP型ドレイン領域92と、ゲート絶縁膜GSOを介してN型ウェル領域73Bに形成されたゲート電極93とを備えている。

電極95に固定の所定の電圧が供給され、基板70の電圧が固定の所定の電圧となり、N型MOSトランジスタ111NSおよび110NBの基板領域の電圧は、固定の所定の電圧となる。また、電極94に固定の所定の電圧が供給され、P型MOSトランジスタ110PBの基板領域であるN型ウェル領域73Bの電圧も固定の電圧となる。

N型MOSトランジスタ111NBは、P型ウェル領域72Bに形成されたN型ソース領域96およびN型ドレイン領域97と、ゲート絶縁膜GSOを介してP型ウェル領域72Bに形成されたゲート電極98とを備えている。また、P型MOSトランジスタ111PBは、N型ウェル領域71Bに形成されたP型ソース領域99およびP型ドレイン領域100と、ゲート絶縁膜GSOを介してN型ウェル領域71Bに形成されたゲート電極101とを備えている。

N型ウェル領域71Bは、電極103に接続され、P型ウェル領域72Bは、電極102に接続されている。電極102および103には、固定の所定の電圧が供給され、N型MOSトランジスタ111NBおよび111PBの基板領域(P型ウェル領域72BおよびN型ウェル領域71B)の電圧は、固定の所定の電圧となる。

なお、同図において、74は、各MOSトランジスタおよび電圧供給用の半導体領域間を電気的に分離するための絶縁層を示し、104は、各MOSトランジスタ等を覆う絶縁層を示している。また、各電極から上方に延在している部分は、電極と配線層とを接続するための配線を示している。

実施の形態1によれば、プロセッサ2およびSRAM3は、絶縁膜74Sによって、半導体基板70等から分離され、シリコン膜SRにチャンネルが形成されるMOSトランジスタ110PS、110NSによって構成されている。シリコン膜SRを十分薄くすることによって、MOSトランジスタの電界効果が高まり、しきい値電圧のばらつきの原因となる不純物の添加をしなくとも、MOSトランジスタの動作が可能となる。従って、しきい値電圧のばらつきがなくなり、プロセッサ2およびSRAM3の動作電圧を低くすることが可能である(低電圧化)。また、基板バイアス電圧40を制御することにより、MOSトランジスタ110PS、110NSのしきい値電圧を変更することが可能である。例えば、しきい値電圧を高くすることにより、MOSトランジスタのリーク電流を低減することも可能である。これにより、低消費電力化を図ることが可能である。

<半導体装置の動作> 次に、図1に示した半導体装置1の動作を説明する。図3は、実施の形態1に係わる半導体装置の動作を示すフローチャート図である。ここでは、秒針を駆動する運針動作を、プロセッサ2に実行させる運針用プログラム(以下、第1プログラムと称する)が、予めフラッシュメモリ4に格納されているものとする。

ステップS0で、動作を開始する。ステップS1において、プロセッサ2は、第1タイマ13に0秒を設定し、第1タイマ13を動作させる。ここでは、レジスタ11_1に1秒を示す時間情報が予め格納されているものとする。第1タイマ13は動作を開始し、時間の計測を始め、レジスタ11_1に格納されている時間情報によって表される時間(1秒)を超えると、割り込み要求信号54_T1を発生する。ステップS2は、第1タイマ13の動作を示しており、動作を開始してから、1秒に到達するまで、時間の計測を行い、1秒を超えると、割り込み要求信号54_T1を発生する。

割り込みコントローラ12によって、割り込み要求信号54_T1が検出されると、プロセッサ2に割り込みが通知される。プロセッサ2は、通知された割り込みに対応するプログラムを実行する。このプログラムの実行により、次の述べるステップS3〜S5が実行される。

先ず、ステップS3において、プロセッサ2は、第1タイマ13に0秒を設定し、第1タイマ13を動作させる。次に、プロセッサ2は、ステップS4を実行する。ステップS4は、複数のステップS4_1〜S4_9によって構成されている。なお、プロセッサ2の動作とは独立して、第1タイマ13は、時間の計測を行っている。

ステップS4_1において、プロセッサ2は、ROM電源制御信号51によって、電源スイッチ19をオン状態にする。また、ステップS4_2において、プロセッサ2は、基板バイアス制御信号50によって、基板バイアス回路6を制御する。ここでは、基板バイアス回路6が、SRAM3のしきい値電圧を低くするような基板バイアス電圧40を生成するように、基板バイアス制御信号50によって、基板バイアス回路6を制御する。さらにステップS4_3において、セレクタ7が、発振回路8が生成している第1発振信号8Cをシステムクロック信号53_Cとして選択するように、プロセッサ2は、システムクロック選択信号52によってセレクタ7を制御する。

次に、ステップS4_4において、プロセッサ2は、フラッシュメモリ4に格納されている第1プログラムを読み出し、読み出した第1プログラムをSRAM3に書き込む。すなわち、フラッシュメモリ4に格納されている第1プログラムを、SRAM3に転送する。このとき、プロセッサ2に供給されているシステムクロック信号53_Cは、2MHzの第1発振信号8Cであるため、第1プログラムは、フラッシュメモリ4からSRAM3へ、高速に転送されることになる。また、このとき、SRAM3のしきい値電圧は、低くなっているため、SRAM3は、高速のアクセスに追従して動作することが可能である。

第1プログラムの転送が終了すると、ステップS4_5において、プロセッサ2は、ROM電源制御信号51によって、電源スイッチ19をオフ状態にする。その後、ステップS4_6において、セレクタ7が、発振回路9が生成している第2発振信号9Cをシステムクロック信号53_Cとして選択するように、プロセッサ2は、システムクロック選択信号52によってセレクタ7を制御する。また、ステップS4_7において、基板バイアス回路6が、SRAM3のしきい値電圧を高くするような基板バイアス電圧40を生成するように、プロセッサ2は、基板バイアス制御信号50によって、基板バイアス回路6を制御する。これにより、プロセッサ2は、32.768KHzのシステムクロック信号53_Cに同期して動作するようになり、SRAM3のしきい値電圧は、高くなる。

さらに、ステップS4_8において、プロセッサ2は、SRAM3に転送された第1プログラムを読み出しながら、実行する。

ステップS4_8において、第1プログラムが実行されることにより、モータードライバ16は、秒針を1秒進めるような駆動信号55を出力するように、プロセッサ2によって制御される。この駆動信号55の出力により、運針用モーター60は、秒針を1秒に相当する分だけ回転する。

第1プログラムの実行が終了すると、プロセッサ2は、ステップS4_9を実行する。ステップS4_9において、セレクタ7が、発振回路10が生成している第3発振信号10Cをシステムクロック信号53_Cとして選択するように、プロセッサ2は、システムクロック選択信号52によってセレクタ7を制御する。これにより、プロセッサ2の動作が遅くなり、スタンバイの状態となる。ステップS4_9で、システムクロック信号53_Cを第3発振信号に変更する例を示したが、これに限定されるものではない。例えば、ステップS4_9においても、システムクロック信号53_Cは、ステップS4_6で設定した第2発振信号を維持するようにしてもよい。この場合には、半導体装置1に、第3発振回路10を設けなくてもよく、コストの低減を図ることが可能である。

ステップS4の後、ステップS5が実行される。ステップS5では、外部割り込みが発生しているか否かの判定が行われる。すなわち、外部命令が、端子T3を介して入出力ポート15に供給され、入出力ポート15から割り込みコントローラ12に割り込み要求信号54_IOが供給されているか否かの検出が行われる。半導体装置1は、腕時計用の半導体装置であるため、運針は半永久的に繰り返される。しかしながら、例えば電池18が消耗した場合、電池18の消耗が、外部命令によって、端子T3に伝えられる。このような外部命令に基づいた外部割り込みが、ステップS5において検出されると、プロセッサ2は、次にステップS6を実行する。ステップS6で、半導体装置1は動作を終了する。

これに対して、ステップS6で外部命令が検出されない場合には、ステップS2に戻る。以降、同様にしてステップS2〜S5が繰り返され、運針が継続する。

上記したステップS4において、ステップS4_1およびS4_2は、第1プログラムをフラッシュメモリ4からSRAM3へ高速転送する前の処理を実行するステップ(以下、第1ステップとも称する)と見なすことができる。この場合、ステップS4_3およびS4_4は、第1プログラムを高速転送するための処理を実行するステップ(以下、第2ステップとも称する)と見なすことができる。また、ステップS4_5〜S4_8は、第1プログラムを実行するためのステップ(以下、第3ステップとも称する)と見なすことができる。この場合、ステップS4_9は、スタンバイへ移行するための処理を実行するステップ(以下、第4ステップとも称する)と見なすことができる。

図4は、実施の形態1に係わるフラッシュメモリ4とSRAM3の動作電流と動作周波数との関係を示す図である。同図において、横軸は動作周波数を示し、縦軸は動作電流を示している。また、同図では、フラッシュメモリ4はROMとして描かれている。

ROMも、SRAMも、動作周波数を上昇させると、動作電流が上昇する。特にROMは、一般的にDCリーク電流が大きい。そのため、動作周波数が低くても、ROMの消費電流は大きく、低い動作周波数で動作させたときに、消費電力の観点では不利である。これに対して、SRAMは、動作周波数が低いとき、消費電流が小さい。特に、基板バイアス電圧によって、SRAMのしきい値電圧を高くした場合、DCリーク電流をさらに低減することができるため、低い周波数で動作させたとき、SRAMの消費電力は極めて小さくなる。

実施の形態1では、第1プログラムを実行することによって、運針動作が行われるが、このときのシステムクロック信号の周波数は、第2発振信号の周波数32.768KHzである。このとき、SRAM3は、基板バイアス電圧40によって、高いしきい値電圧となっているため、SRAM3の消費電流は、図4において、「SRAM(高しきい値電圧)リード」で示されているように、「ROMリード」で示されているようなROMの消費電流よりも遙かに小さい。すなわち、第1プログラムを、第2発振信号の周波数32.768KHzで、フラッシュメモリ4(ROM)から読み出して、実行するのに比べて、SRAM3から読み出して、実行する方が、消費電力を大きく低減することが可能である。

一方、SRAM3が高いしきい値電圧に設定されているときの、SRAM3の動作周波数の上限は、例えば256KHz程度である。実施の形態1では、第1プログラムをフラッシュメモリ4からSARM3に転送するが、このとき、例えばSRAM3を高いしきい値電圧に設定し、上限の動作周波数(256KHz)で動作させると、フラッシュメモリ4も、この上限の動作周波数で動作させることになり、DCリーク電流の大きなフラッシュメモリ4を動作させている期間が長くなり、消費電力が増加することになる。

そのため、実施の形態1では、第1プログラムを、フラッシュメモリ4からSRAM3に転送するときには、システムクロック信号を第1発振信号の周波数2MHzに変更し、SRAM3およびフラッシュメモリ4を第1発振信号の周波数で動作させて、フラッシュメモリ4からSRAM3に短時間で第1プログラムが転送されるようにしている。このときには、SRAM3の動作周波数の上限値を上げるために、SRAM3のしきい値電圧を低くするような基板バイアス電圧40がSRAM3に供給されている。なお、SRAM3のしきい値電圧を低く設定した場合、図4において「SRAM(低しきい値電圧)リード・ライト」で示されるように、消費電流は高くなるが、それでも、フラッシュメモリ4(ROM)の消費電流に比べると遙かに小さい。

なお、図4において、3μ/MHzおよび1.25μ/MHzは、ROMおよびSRAMの動作周波数に対する動作電流の変化率を示している。

実施の形態1によれば、第1プログラムを実行する前に、フラッシュメモリ4からSRAM3に第1プログラムが転送され、転送されたSRAMにおける第1プログラムが実行される。そのため、ソフトエラー等によって、SRAM3においてビット化けが発生しても、転送された第1プログラムを実行することにより、信頼性の低下を抑制することが可能である。また、上記したように、消費電流を小さくすることが可能であるため、低消費電力化を図りながら、信頼性の低下を抑制することが可能である。

(実施の形態2) 実施の形態1では、第1プログラムを実行するたびに、毎回、フラッシュメモリ4からSRAM3へ第1プログラムを転送する動作を行っている。すなわち、毎秒発生する割り込み要求信号に応答して、プログラム転送動作が毎回実行されている。これは、消費電力の観点から望ましいとは言えない。このプログラム転送動作の頻度は、定量的には、SRAM3のエラーレートを基にして、適宜、緩和することが可能である。

SRAMのエラーレートは、FIT(Failures−In−Time)で表すことができる。1FITとは、デバイス(SRAM)を動作させて、10億時間(10の9乗)の期間で、1つのエラーが出現することを表している。典型的SRAMの場合、ソフトエラーによるエラーレートは、記憶容量が1Mbit(128KByte)で100FIT程度である。

10億時間は、約10万年に相当する。10万年に1度エラーを発生する1FITのSRAMの場合、10年間のエラー発生確率は、1万分の1となる。言い換えるならば、1FITのSRAMによるエラー発生で、製品に不良が発生した場合、SRAMのエラーに起因する市場不良率は100ppmである。この100ppmは、民生の製品の10年間の市場不良率の目標となる値である。従って、SRAMに起因するエラーを、この値(100ppm)に抑える必要がある。そのため、エラーレートが、例えばNFITのSRAMの場合、10(年)÷N=k(年)に一度、フラッシュメモリ4からSRAM3へ第1プログラムを転送し直せば、等価的に100ppmの市場不良率を達成することができる。ここでNは、任意の数である。

しかしながら、この値kは、最低限の値である。実際には、製品の不良率において、SRAMに起因する不良率の取り分を定め、定めた取り分の不良率に応じた頻度で、プログラム転送を行うべきである。例えば、SRAM起因の不良率の取り分を1ppmと設定した場合、10(年)÷N÷100=0.1÷N=k(年)に一度、フラッシュメモリ4からSRAM3へ第1プログラムの転送をし直すべきである。典型的なSRAMのFIT数である100FITの場合、値kは8.76時間になる。

すなわち、8時間ごとに一度以上の頻度で、フラッシュメモリ4からSRAM3へ第1プログラムを転送し直せば、多くの製品で事実上、ソフトエラー起因によるビット化けの影響を回避することが可能である。勿論、より高い頻度で、第1プログラムの転送をし直せば、より信頼性を高くすることが可能である。また、第1プログラムのサイズ(コード量)が、小さければ、FIT数はより小さくなる。例えば32KHz程度のシステムクロック信号を用いる場合、1秒以内に実行できる第1プログラムのサイズは、例えば16KB以下になる。このサイズを考慮して、転送の頻度をさらに少なくしてもよい。なお、第1プログラムを、フラッシュメモリ4からSRAM3へ転送した後で、再度第1プログラムを転送し直す動作は、SRAM3における第1プログラムをリフレッシュする動作と見なすことができる。この場合、第1プログラムの再転送の頻度は、リフレッシュの頻度と見なすことができる。

実施の形態2においては、フラッシュメモリ4からSRAM3への第1プログラムの転送が毎秒ごとに行われず、任意の頻度で転送を行うようにすることが可能な半導体装置が提供される。これにより、フラッシュメモリ4からSRAM3への第1プログラムの転送の頻度を、適宜、問題ない程度まで低減することができる。

実施の形態2においては、図1に示したレジスタ11_2と第2タイマ14が用いられる。レジスタ11_2および第2タイマ14以外の構成は、実施の形態1と同様である。レジスタ11_2には、第1プログラムを転送する頻度を定める時間情報が設定される。第2タイマ14は、時間を計測し、レジスタ11_2に設定された時間情報によって表される時間を超えると、割り込み要求信号54_T2を発生する。割り込み要求信号54_T2の発生は、割り込みコントローラ12によってプロセッサ2に通知され、プロセッサ2は、割り込み要求信号54_T2に対応するプログラムを実行する。

ここでは、60秒ごとに1回の頻度で、第1プログラムをフラッシュメモリ4からSRAM3へ転送し直す場合を例として、具体的に説明する。転送の時間間隔である60秒が、時間情報として、予めレジスタ11_2に設定される。勿論、60秒は例であって、ユーザーが、希望する値を、レジスタ11_2に設定する。例えば、レジスタ11_2には、SRAM3のエラーレートをNとしたとき、上記した値k(=10年÷N)以下の時間を表す時間情報を設定する。典型的なSRAMを、SRAM3として用いる場合には、1秒を超え、8時間以下の時間を示す時間情報を、レジスタ11_2に設定することが望ましい。

<半導体装置の動作> 図5は、実施の形態2に係わる半導体装置の動作を示すフローチャート図である。図5は、図3と類似しているため、相異点を主に説明する。相異点は、図3に対して、ステップS20〜S22、S30およびS30_1〜S30_3が追加されていることである。

実施の形態2においても、第1タイマ13によって時間を計測し、第1タイマ13によって、1秒が計測されると、運針動作を行うために、プロセッサ2は、ステップS4またはステップS30を実行する。いずれのステップを選択するかは、後で詳しく説明するが、ステップS21(以下、第6ステップとも称する)によって行われる。ステップS4およびステップ30のいずれにおいても、SRAM3に転送されている第1プログラムを、プロセッサ2が読み出し、実行する。第1プログラムが実行されることにより、運針動作が行われる。

ステップS4およびステップS30の前段で、プロセッサ2は、フラッシュメモリ4からSRAM3に第1プログラムを転送するか否かを判定する。すなわち、第1プログラムの転送をし直すか否かの判定が、行われる。このときの判定基準として、第2タイマ14による時間の計測が用いられる。

以下、具体的に説明する。ステップS20において、プロセッサ2は、第2タイマ14に、60秒を設定し、第2タイマ14を動作させる。タイマ14は、設定された60秒から時間の計測を開始し、レジスタ11_2に設定されている時間情報(60秒)を超えると、割り込み要求信号54_T2を発生する。

割り込み要求信号54_T2の発生が、ステップS21で判定される。ステップS20で、第2タイマ14は60秒に設定されているため、プロセッサ2は、第2タイマ14は、60秒を超えていると判定し、ステップS22(以下、第7ステップとも称する)を実行する。ステップS22において、プロセッサ2は、第2タイマ14を0秒に設定し、第2タイマ14を動作させる。

次に、プロセッサ2は、ステップS4、ステップS5の順にステップを実行する。ステップS4およびS5における動作は、実施の形態1と同じであるので、説明は省略する。外部命令が発生していない場合、プロセッサ2は、ステップS5の次にステップS2、S3、S21の順にステップを実行する。ステップS2およびS3は、実施の形態1と同じであるため、説明は省略する。

第2タイマ14は、先にステップS22を実行したときに0秒に設定されて、時間計測の動作を開始しているが、まだ60秒を超えていないため、割り込み要求信号54_Tを発生していない。そのため、ステップS21においては、第2タイマ14の計測時間は60秒未満であると判定され、プロセッサ2は、次にステップS30(以下、第5ステップとも称する)を実行する。ステップS30において、プロセッサ2は、ステップS30_1〜S30_3の順に、ステップを実行する。ここで、ステップS30_1で行われる動作は、ステップS4_6と同じであり、ステップS30_2で行われる動作は、ステップS4_8と同じであり、ステップS30_3で行われる動作は、ステップS4_9と同じである。そのため、ステップS30が実行されることにより、システムクロック信号53_Cは、第2発振信号9Cの周波数に変更され、プロセッサ2は、この第2発振信号9Cの周波数に同期して、SRAM3に格納されている第1プログラムを読み出しながら,実行する。これにより、運針動作が行われ、第1プログラムの実行が終了すると、システムクロック信号53_Cは、第3発振信号10Cの周波数に変更される。

ステップS30が終了すると、ステップS5が実行され、外部命令が発生されていなければ、次にステップS2が実行されることになる。以降、第2タイマ14から割り込み要求信号54_T2が発生するまで、第1タイマ13によって割り込み要求信号54_T1が発生するたびに、ステップS30が実行されることになる。また、60秒を経過して、第2タイマ14が割り込み要求信号54_T2を発生すると、ステップS30の代わりにステップS4が実行され、ステップS4で、SRAM3に対するリフレッシュが行われるとともに、運針動作が行われる。

なお、実施の形態2においては、ステップS30が実行されるときには、先にステップS4が実行されている。そのため、ステップS30が実行されるときには、先にステップS4_7が実行されていることになる。従って、ステップS30が実行されるときには、SRAM3のしきい値電圧は高い値に設定されていることになる。ステップS0で開始したとき、すなわち最初に処理を開始したときに、必ずステップS4が先に実行されるように、実施の形態2では、ステップS20において、第2タイマ14に、レジスタ11_2に設定されている時間情報(60秒)が設定されるようになっている。

ここでは、60秒に1回、フラッシュメモリ4からSRAM3に第1プログラムを転送して、SRAM3をリフレッシュする例を説明したが、この時間に限定されるものではない。すなわち、SRAM3のエラーレートに基づいて、レジスタ11_2に設定する時間情報を定めればよい。

実施の形態2によれば、SRAM3のエラー耐性を、実使用上問題の生じない程度に保ちつつ、プログラム転送動作により生じる消費電力の増加を抑制することが可能である。

なお、実施の形態2において、ステップS4は、レジスタ11_2に設定された時間情報によって表される時間(例えば60秒)を間隔として、繰り返し実行され、ステップS30は、SRAM3のリフレッシュが行われていないとき、レジスタ11_1に設定された時間情報によって表される時間(例えば1秒)を間隔として、繰り返し実行されることになる。

また、実施の形態2において、プロセッサ2が、例えばステップS22において、タイマ14に60秒を常に設定するようにすれば、ステップS21においては、常にステップS4が選択されるようになる。これにより、実施の形態2で、実施の形態1と同様な動作を実現することが可能である。

<比較例との比較> ここで、発明が解決しようとする課題の欄で述べた例と、実施の形態1および2との比較結果を述べておく。発明が解決しようとする課題の欄では、2つの例を述べた。すなわち、プロセッサがROMに格納されているプログラムを読み出して実行する例と、特許文献1に記載されている例とを説明した。以下の説明では、前者を比較例1とし、後者を比較例2とする。また、比較例1および比較例2において用いられているROMは、フラッシュメモリで構成されているものとする。

図6は、実施の形態1および2に係わる半導体装置と比較例との比較結果を示す図である。図6には、比較例1、2および実施の形態1、2に係わる半導体装置の動作シーケンスと、比較結果とが示されている。

図6において、紙面右側には、動作シーケンスが示されており、紙面左側には、比較結果が示されている。比較結果の項目は、消費電力とエラー耐性である。エラー耐性は、ソフトエラーやノイズ等により生じるエラーに対する耐性を示し、消費電力は、半導体装置の消費電力を示している。比較において他のものより優れているものには、○印が付され、特に優れているものには、◎印が付され、劣るものには、×印が付されている。

動作シーケンスとしては、運針用モーター、ROM(フラッシュメモリ)およびSRAMの動作期間と、動作している期間の消費電力(電力)が示されている。ここで、斜線が付されている期間は、電力が大きい期間を示し、ドットが付されている期間は、電力小の期間を示し、白抜きの期間は、電力が極小の期間を示している。

1秒ごとに、割り込み要求が発生(同図では、割込と記載)し、割り込み要求に応答して、対応するプログラム(実施の形態および2では、第1プログラム)が実行され、モーターが動作して、運針動作が行われる。

比較例1では、割込に応答して、ROMからプログラムが読み出され、実行される。割込が発生するたびに、所定の期間、ROMと運針用モーターでの電力が増大している。プログラムは、DCリーク電流の大きなROMから読み出される。そのため、比較結果に示すように、比較例1では、消費電力の観点では劣るが、エラー耐性は優れている。

一方、比較例2においては、SRAMに転送されたプログラムが、割込に応答して実行され、1秒ごとにモーターが動作する。予め、ROMからSRAMにプログラムが転送されているため、ROMに動作電圧を供給しないようにすることで、ROMの消費電力を極小にすることが可能であり、比較結果に示すように、消費電力の観点では優れている。しかしながら、SRAMに転送されたプログラムを実行することになるため、エラー耐性の観点では劣ることになる。

実施の形態1においては、割込に応答して、ROMに動作電圧が給電され、ROMに格納されている第1プログラムが、SRAMに転送され、SRAMに転送された第1プログラムが実行され、モーターが動作する。また、第1プログラムを転送する期間においては、システムクロック信号の周波数が高くされる。そのため、第1プログラムを転送するプログラム転送の期間においては、ROMおよびSRAMの消費電力が大きくなる。しかしながら、プログラム転送期間は短いため、比較結果に示すように、消費電力の観点では優れている。また、割込のたびに、ROMに格納されている第1プログラムが、SRAMに転送され、SRAMに転送された第1プログラムが実行される。そのため、ソフトエラーやノイズ等による誤動作を低減することが可能であるため、比較結果に示されているように、エラー耐性の観点でも優れている。すなわち、実施の形態1に係わる半導体装置では、消費電力とエラー耐性の両方を優れたものにすることが可能である。

実施の形態2においては、割込のたびに、第1プログラムがROMからSRAMに転送されず、所定の頻度で、第1プログラムの転送が行われる。図6では、2回の割込の発生に対して、プロクラム転送は1回のみ行われているため、消費電力の低減を図ることができる。その結果、実施の形態2に係わる半導体装置では、優れたエラー耐性を維持しながら、特に優れた消費電力となっている。

<<平均電流の比較>> 次に、実施の形態1に係わる半導体装置1と比較例1との平均電流の比較結果を説明する。図7は、実施の形態1に係わる半導体装置と比較例1の平均電流を示す図である。図7には、半導体装置1と比較例1の電流変化を、シミュレーションで求めた波形が描かれている。図7において、横軸は時間を示し、縦軸は電流を示している。ここで、図7(A)は、比較例1の電流変化を示し、図7(B)は、半導体装置1の電流変化を示している。

半導体装置1および比較例1において、ROM(フラッシュメモリ)が起動しておらず、運針動作も行われていない期間においては、電流は微少(400nA)となっている。ROMを起動する際、システムクロック信号は32KHzになっているものとする。ROMを起動させると、瞬間的に電流が増大する。

比較例1では、ROMを起動した後、システムクロック信号が32.786KHzに変更され、ROMへのアクセスが行われ、ROMに格納されているプログラムが実行され、運針動作が行われる。運針動作を行っている期間、ROMがアクセスされるため、ROMには動作電圧が供給されていることになり、運針動作の期間において、大きな電流が継続的に流れることになる。そのため、平均電流は5.75μAとなる。

これに対して、半導体装置1においては、ROM(フラッシュメモリ)を起動した後、システムクロック信号が、図3で説明したように2MHzに変更され、第1プログラムが、フラッシュメモリ4からSRAM3へ転送される。第1プログラムを転送しているプログラム転送期間では、フラッシュメモリ4およびSRAM3の両方をアクセスするプロセッサの動作速度が、2MHzと高速なため、プログラム転送期間における電流は大きくなる(オーバーヘッドが生じる)。しかしながら、プログラムの転送が終了すると、システムクロック信号は、32.768KHzに変更され、このシステムクロック信号に同期して、プロセッサはSRAM3にアクセスし、SRAM3に転送された第1プログラムを実行する。また、プログラムの転送が終了すると、フラッシュメモリ4には動作電圧の給電が行われない。そのため、運針動作が行われている期間においては、消費電流が小さくなる。その結果、半導体装置1では、平均電流は1.42μAと小さくすることが可能である。

<<動作周波数による消費電力の比較>> 図8は、実施の形態1および2に係わる半導体装置と比較例1の平均電流の変化を示す図である。同図において、横軸は運針用プログラム(第1プログラム)を実行するときの動作周波数(第2発振信号の周波数)を示し、縦軸は平均電流を示している。図8には、動作周波数を変化させたときの、比較例1、実施の形態1および2に係わる半導体装置における平均電流の変化が示されている。

ここでは、運針用プログラムの実行量は、3000サイクルとしている。すなわち、運針用プログラムを実行するのに必要とされるシステムクロック信号のサイクル数が3000である。高い動作周波数で、運針用プログラムを実行すれば、処理時間を短くすることができ、ROMおよびSRAMのDCリーク電流の影響を小さくすることが可能である。

図8に示すように、実施の形態1および2のように、SRAM3に転送した第1プログラムをプロセッサ2が実行し、このときROM(フラッシュメモリ4)に動作電圧が供給されないようにしていると、SRAMのDCリーク電流が小さいため、平均電流は動作周波数に殆ど依存せず、殆ど一定値となっている。

これに対して、比較例1では、DCリーク電流の大きなROMからプログラムを読み出して実行するため、動作周波数が低く、処理時間が長くなるほど、平均電流が大きくなる。比較例1の場合、動作周波数が高くなり、処理時間が短くなると、平均電流は一定値に漸近する。しかしながら、動作周波数が256KHz以下では、実施の形態1および2に係わる半導体装置の方が、平均電流は小さい。そのため、第1プログラムを実行するときのSRAM3およびフラッシュメモリの動作周波数は256KHz以下が望ましく、実施の形態1および2では、256KHz以下の32.768KHzのシステムクロック信号が用いられている。

また、図8に示すように、動作周波数が1MHzを超えると、比較例1の方が実施の形態1に係わる半導体装置に比べて、平均電流が小さくなる。これは、実施の形態1に係わる半導体装置1では、割り込み要求信号が発生するたびに、第1プログラムをフラッシュメモリ(ROM)からSRAMへ転送するプログラム転送動作により生じる消費電流が上乗せされるためである。一方、ROMの平均電流と処理時間により算出される積分電流は、1MHzを超えると一定値に漸近する。言い換えるならば、ROMを1MHz以上で動作させることにより、DCリーク電流の影響を十分に少なくすることができる。そのため、実施の形態1および2では、プログラムをフラッシュメモリ4からSRAM3に転送する際には、フラッシュメモリ4が、1MHz以上で動作するように、2MHzのシステムクロック信号が用いられている。これにより、フラッシュメモリ4におけるDCリーク電流の影響を低減している。

また、実施の形態2では、プログラム転送動作の頻度を小さくすることにより、平均電流の低減を図ることが可能である。これにより、図8では、実施の形態2に係わる半導体装置の平均電流が、実施の形態1に係わる半導体装置に比べて約半分に低減されている。

(実施の形態3) 実施の形態2においては、第2タイマ14を用いて所定の時間間隔で、フラッシュメモリ4からSRAM3へ第1プログラムを転送する例を示した。すなわち、所定の時間を1周期として、周期的にSRAM3をリフレッシュする構成を、実施の形態2で説明した。

しかしながら、SRAMにエラーを発生させるようなソフトエラーやノイズ等は、環境によって変わる。例えば、腕時計が軍用であったり、腕時計のユーザーが航空機に搭乗したり登山をする場合、腕時計は過酷な環境におかれ、ソフトエラーによってSRAMにエラーが発生する可能性が高くなる。

実施の形態3においては、リフレッシュ間隔を変更することが可能な半導体装置が提供される。これにより、環境に応じて、低消費電力を優先させたり、信頼性を優先させたりすることが可能となる。

図9は、実施の形態3に係わる半導体装置の要部構成を示すブロック図である。実施の形態3においては、図1に示した半導体装置1において、レジスタ群11が変更される。すなわち、レジスタ群11は、図9に示したレジスタ群11Aに変更される。実施の形態3に係わる半導体装置1において、レジスタ群11Aを除く他の回路ブロックの構成は、図1と同じである。そのため、図9には、実施の形態3を説明するのに必要な回路ブロックのみが描かれている。

レジスタ群11Aは、第1タイマ13に対応したレジスタ11_1と、第2タイマ14に対応したレジスタ11A_2を備えている。レジスタ11_1には、実施の形態1および2と同様に、時間情報が設定され、第1タイマ13によって計測された時間が、レジスタ11_1に設定されている時間情報によって表される時間を超えると、第1タイマ13は、割り込み要求信号54_T1を発生する。このレジスタ11_1には、実施の形態1および2と同様に、1秒を表す時間情報が設定される。

レジスタ11A_2には、実施の形態2と同様に、時間情報が設定される。第2タイマ14によって計測された時間が、レジスタ11A_2に設定されている時間情報によって表される時間を超えると、第2タイマ14は、割り込み要求信号54_T2を発生する。実施の形態3においては、このレジスタ11A_2に設定されている時間情報は、可変とされている。すなわち、半導体装置1が動作している期間において、レジスタ11A_2の時間情報は、ユーザーによって変更することが可能となっている。

ユーザーが腕時計に設けられている釦を操作することにより、外部命令が半導体装置1の端子T3を介して、入出力ポート15に供給され、入出力ポート15は、割り込み要求信号54_IOを発生する。割り込みコントローラ12は、この割り込み要求信号54_IOに応答して、プロセッサ2に対して外部命令による割り込みが発生したことを通知する。プロセッサ2は、外部命令による割り込みに対応した時間変更の処理を実行する。この時間変更の処理において、プロセッサ2は、新たな時間情報をレジスタ11A_2に設定する。例えば、レジスタ11A_2には、8時間を表す時間情報が予め設定されているものとする。ユーザーの釦の操作によって、外部命令による割り込み対応した時間変更の処理において、プロセッサ2は、例えば10秒を表すような時間情報を、レジスタ11A_2に設定する。

これにより、レジスタ11A_2に8時間を表す時間情報が設定されている場合には、実施の形態2で述べたように、8時間間隔で、第1プログラムをフラッシュメモリ4からSRAM3へ転送する動作が行われるのに対して、10秒を表す時間情報が設定されている場合には、10秒間隔で、第1プログラムをフラッシュメモリ4からSRAM3へ転送する動作が行われることになる。通常の生活環境では、上記したように8時間の時間情報を、レジスタ11A_2に設定することにより、消費電力をさらに低減して、低消費電力を優先とすることができる。一方、過酷な環境においては、10秒の時間情報を、レジスタ11A_2に設定することにより、エラー耐性を向上させて信頼性を優先させることができる。

ここでは、8時間と10秒を例にして説明したが、時間はこれに限定されるものではない。また、8時間と10秒のように2種類の時間ではなく、3種類以上の時間から、釦の操作によって、レジスタ11A_2に設定する時間情報を選択するようにしてもよい。例えば、フラッシュメモリ4等に予め複数の時間情報を格納しておき、プロセッサ2は、時間変更の処理において、複数の時間情報から特定の時間情報を選択して、レジスタ11A_2に設定することにより、環境に応じて、動的にSRAM3のリフレッシュ間隔を設定することが可能である。

実施の形態2では、周期的にSRAM3をリフレッシュする例を示したが、リフレッシュは、非周期的に行うようにしてもよい。すなわち、第1プログラムをフラッシュメモリ4からSRAM3へ転送してから、再びフラッシュメモリ4からSRAM3へ、同じ第1プログラムを転送するまでの第1期間と、第1期間の後で、さらにフラッシュメモリ4からSRAM3へ第1プログラムを転送するまでの第2期間とは、時間的な長さが異なっていてもよい。

また、実施の形態1〜3では、ROMとして書き換え可能な不揮発性メモリであるフラッシュメモリを用いた例を説明したが、ROMは書き換え不可能な不揮発性メモリであってもよい。書き換え不可能な不揮発性メモリとして、所謂マスクROMが存在するが、マスクROMにおいても、DCリーク電流は大きいため、実施の形態1〜3のフラッシュメモリの代わりにマスクROMを用いた場合も、信頼性の低下を抑制しながら、低消費電力化を図ることが可能な半導体装置を提供することができる。

なお、実施の形態1および2では、半導体装置1に対して電池18からの給電が停止した後、再給電された場合、図3および図5に示したステップS0から処理が開始される。そのため、フラッシュメモリ4からSRAM3へ第1プログラムが転送され、SRAM3に転送された第1プログラムがプロセッサ2によって実行されることになる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。すなわち、実施の形態では、腕時計を対象として例を説明したが、同一の処理を繰り返し実行するような対象に適用することができる。また、図1では、3つの発振回路を用いる例を説明したが、発振回路の個数はこれに限定されるものではない。さらに、腕時計に用いる場合の発振信号の周波数を例として説明したが、発振回路が形成する発振信号の周波数も、適用する対象に応じて変更してもよい。

1 半導体装置 2 プロセッサ 3 SRAM 4 ROM 5 電圧レギュレータ 6 基板バイアス回路 7 セレクタ 8〜10 発振回路 11 レジスタ群 12 割り込みコントローラ 13 第1タイマ 14 第2タイマ 15 入出力ポート 16 モータードライバ 60 モーター S1〜S6、S20〜S22、S30 ステップ

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