技术领域
[0001] 本
发明涉及数字
信号处理领域，特别是一种基于射频收发器芯片的多通道测相系统及方法。
背景技术
[0002] 在工业自动化、雷达制导以及通信
电子等诸多领域，测相技术有着广泛的应用。
相位测量的本质就是检测两路同
频率信号的
相位差。如何快速、准确地测量出两个信号之间的相位差，一直是测量领域中的一个热点研究课题，在多通道的测相系统的工程应用中，如何能够在更小的体积、更低的功耗、更优的成本下完成相位测量工作也是国内外研究的重点议题。
[0003] 以往射频收发器芯片中会将数字
电路和射频电路分开设计，或者是在PCB板上采取严格的隔离措施，这样可以有效的降低数字电路对射频性能的影响，这样的
硬件系统就必须要用更多的
模拟器件、更大的PCB布局布线空间，造成系统的成本增加和体积增大。
[0004] 传统的模拟测相系统，往往存在相位测量不稳定，测相
精度不高，测相频率带宽较窄的问题。由于数字模拟电路分开设计，造成系统的功耗高、体积大，硬件系统成本居高不下。
发明内容
[0005] 本发明的目的在于克服
现有技术的不足，提供一种基于射频收发器芯片的多通道测相系统及方法，系统主要采用射频收发器芯片和FPGA实现。利用射频收发器芯片接收8个通道模拟
射频信号，完成模拟混频、零中频
采样、数字
抽取滤波、
数字信号校正等处理流程，单片射频收发器芯片即可完成两个通道的RF射频
信号处理，完全实现数模一体化设计。FPGA主要是是完成测相
算法实现和射频收发器芯片的控制、参数加载工作。系统中还采用JESD204B高速串行
接口，实现FPGA和射频收发器芯片之间的数据交互和同步功能，设计简单、成本低廉，而且可以实现多个通道的0至6G的宽频带测相功能，测相精度达到0.1°以内，可以广泛应用于雷达、通信、工业控制等领域。
[0006] 本发明的目的是通过以下技术方案来实现的：一种基于射频收发器芯片的多通道测相系统，其特征在于：它包括4片射频收发器芯片、晶振、
锁相环、时钟分配和产生芯片和FPGA芯片，所述的晶振产生晶振源并通过
锁相环产生射频收发器芯片的
本振信号，每片射频收发器芯片接收相邻两个通道的射频信号并进行混频、采样、滤波、抽取后通过JESD204B接口传输到FPGA芯片，FPGA芯片通过JESD204B接口接收基带I、Q信号，将相邻两个通道的数据相互混频得到零频信号，再通过FFT运算得到每个通道零频处的相位，以通道1作为参考，计算通道2 8的与通道1相位差，时钟分配和产生芯片产生4片射频收发器芯片需要的参考~时钟和
同步信号，并且产生FPGA芯片的JESD204B接口需要的同步信号。
[0007] 所述的射频收发器芯片包括两路射频信号接收通道，每一路射频信号接收通道均包括顺次连接的
放大器、
混频器、
模数转换器、32阶半带抽取
滤波器、22阶半带抽取滤波器、11阶半带抽取滤波器、FIR抽取滤波器、通道
正交误差校正电路、直流偏置校正电路和数字增益放大电路，放大器对接收的射频信号进行放大并输出两路放大后的信号，两路放大后的信号分别经混频器与本振信号混频后得到基带的IQ
模拟信号，IQ模拟信号分别经模数转换器多倍采样转换为数字信号，数字信号分别经过32阶半带抽取滤波器、22阶半带抽取滤波器和11阶半带抽取滤波器滤波，滤波后的数字信号再分别经过FIR抽取滤波器滤波得到基带IQ数字信号，IQ数字信号经过通道正交误差校正电路完成正交校正，再经过直流偏置校正电路完成直流校正，经过数字增益放大电路完成数字增益处理后得到优化后的IQ数字信号，最后IQ数字信号经JESD204B接口输出。
[0008] 所述的混频器将放大后的信号与锁相环提供的LO本振信号混频后得到基带的IQ模拟信号。
[0009] 所述的FIR抽取滤波器为1、2、4倍抽取可设FIR抽取滤波器。
[0010] 所述的系统还包括校正信号产生模
块和校正控制电路，所述的校正控制电路控制校正信号产生模块产生校正信号并传输到射频收发器芯片。
[0011] 一种基于射频收发器芯片的多通道测相系统的测相方法，它包括通道校正步骤和测相步骤，
[0012] 所述的通道校正步骤包括如下子步骤：
[0013] S101：系统上电；
[0014] S102：开启校正源；
[0015] S103：切换到校正源输入通道；
[0016] S104：初始化射频收发器芯片；
[0017] S105：测量出通道相位差；
[0018] S106：进行相位补偿；
[0019] S107：关闭校正源；
[0020] S108：切换到信号输入通道；
[0021] S109：校正完成；
[0022] 所述的测相步骤包括如下子步骤：
[0023] S201：从天线端接收射频信号；
[0024] 放大器对接收的射频信号进行放大；
[0025] S202：混频器对放大后的射频信号进行I、Q混频；
[0026] S203：
低通滤波器对混频后的IQ信号进行低通滤波，得到零中频或者低中频信号；
[0027] S204：
数模转换器对零中频或者低中频信号进行模数转换，得到数字信号；
[0028] S205：数字信号进行多级半带抽取及滤波，得到合适数据率的数字信号；
[0029] S206：合适数据率的数字
信号传输到FPGA进行FFT运算，得到每个通道的当前某个频率的相位值；
[0030] S207：根据相位校正得到的相位补偿值对测量的相位进行修正，得到修正后的每个通道测量相位值；
[0031] S208：以通道1作为参考，计算通道2 8的与通道1相位差，完成系统相位、通道相位~差测量。
[0032] 所述的步骤S205中，数字信号进行多级半带抽取及滤波后，还进行数字正交校正和直流校正得到合适数据率的数字信号。
[0033] 所述的数字正交校正步骤如下：首先由校正信号产生模块产生第一校正信号；经过射频、ADC、半带滤波和FIR后，传输给正交校正模块，正交校正模块根据输入的IQ数字信号，将输入的I数字信号乘以IQcal，Q数字信号乘以QQcal，得到校正后的II和QQ信号；需要不断调整IQcal、QQcal信号，使得II 和QQ与预先计算好的数据一致，则正交校正完成，保存IQcal、QQcal数据信号。以后任何信号经过正交校正模块，均需要乘以IQcal、QQcal数据信号，实现对信号的正交校正。
[0034] 所述的直流校正步骤如下：校正控制电路控制校正信号产生模块产生第二校正信号，经过射频收发器芯片下变频得到I Q路信号，这个时候IQ信号均是直流信号；然后通过调整ICal和QCal的值，使得IDC和QDC输出的数字值与预期一致，此时保存ICal和QCal，直流偏置校正完成。
[0035] 本发明的有益效果是：本发明提供了一种基于基于射频收发器芯片的多通道测相系统及方法，系统主要采用射频收发器芯片和FPGA实现。利用射频收发器芯片接收8个通道模拟射频信号，完成模拟混频、零中频采样、数字抽取滤波、数字信号校正等处理流程，单片射频收发器芯片即可完成两个通道的RF射频信号处理，完全实现数模一体化设计。FPGA主要是是完成测相算法实现和射频收发器芯片的控制、参数加载工作。系统中还采用JESD204B高速串行接口，实现FPGA和射频收发器芯片之间的数据交互和同步功能，设计简单、成本低廉，而且可以实现多个通道的0至6G的宽频带测相功能，测相精度达到0.1°以内，可以广泛应用于雷达、通信、工业控制等领域。
附图说明
[0037] 图2为射频收发器芯片结构框图；
[0039] 图4为8通道测相原理图；
[0040] 图5为正交校正功能框图；
[0041] 图6为直流校正功能框图；
[0042] 图7为外本振输入示意图。
具体实施方式
[0043] 下面结合附图进一步详细描述本发明的技术方案，但本发明的保护范围不局限于以下所述。
[0044] 如图1所示，一种基于射频收发器芯片的多通道测相系统，其特征在于：它包括4片射频收发器芯片、晶振、锁相环、时钟分配和产生芯片和FPGA芯片，所述的晶振产生晶振源并通过锁相环产生射频收发器芯片的本振信号，每片射频收发器芯片接收相邻两个通道的射频信号并进行混频、采样、滤波、抽取后通过JESD204B接口传输到FPGA芯片，FPGA芯片通过JESD204B接口接收基带I、Q信号，将相邻两个通道的数据相互混频得到零频信号，再通过FFT运算得到每个通道零频处的相位，以通道1作为参考，计算通道2 8的与通道1相位差，时~钟分配和产生芯片产生4片射频收发器芯片需要的参考时钟和同步信号，并且产生FPGA芯片的JESD204B接口需要的同步信号。
[0045] 如图2所示，所述的射频收发器芯片包括两路射频信号接收通道，每一路射频信号接收通道均包括顺次连接的放大器、混频器、模数转换器、32阶半带抽取滤波器、22阶半带抽取滤波器、11阶半带抽取滤波器、FIR抽取滤波器、通道正交误差校正电路、直流偏置校正电路和数字增益放大电路，放大器对接收的射频信号进行放大并输出两路放大后的信号，两路放大后的信号分别经混频器与本振信号混频后得到基带的IQ模拟信号，IQ模拟信号分别经模数转换器多倍采样转换为数字信号，数字信号分别经过32阶半带抽取滤波器、22阶半带抽取滤波器和11阶半带抽取滤波器滤波，滤波后的数字信号再分别经过FIR抽取滤波器滤波得到基带IQ数字信号，IQ数字信号经过通道正交误差校正电路完成正交校正，再经过直流偏置校正电路完成直流校正，经过数字增益放大电路完成数字增益处理后得到优化后的IQ数字信号，最后IQ数字信号经JESD204B接口输出。
[0046] 射频收发芯片集成射频、模数转换、数字信号处理、高速接口这些功能于一个芯片。以往每个功能部件往往就是一个芯片，现在完全将模数集成了，一个芯片就是一个系统，使得应用该芯片的系统体积、功耗、成本大大减小。该芯片分3个Die来设计，其中ADC之间的射频电路属于一个Die，ADC这部分又属于一个Die，后端包含半带抽取滤波器、FIR滤波器、正交校正、数字增益控制、JESD 204B这些数字功能统属于一个Die。
[0047] 在设计上，射频Die内含放大和混频及滤波，均采用CMOS工艺实现，与单片放大、混频、滤波电路设计一致；ADC这个Die内的设计与最新的1G 14bit ADC设计一致；数字信号处理部分的半带滤波、抽取、FIR滤波、高速JESD接口、正交校正、数字增益控制均是使用专用数字电路放在
晶圆Die上来实现，均是通过
门电路搭建而成。
[0048] 所述的混频器将放大后的信号与锁相环提供的LO本振信号混频后得到基带的IQ模拟信号。
[0049] 所述的FIR抽取滤波器为1、2、4倍抽取可设FIR抽取滤波器。
[0050] 所述的系统还包括校正信号产生模块和校正控制电路，所述的校正控制电路控制校正信号产生模块产生校正信号并传输到射频收发器芯片。
[0051] 一种基于射频收发器芯片的多通道测相系统的测相方法，它包括通道校正步骤和测相步骤。
[0052] 测相系统中对相位信息要求充分保留，才能保证测相的精度，当多个通道的射频信号输入的时候，会因为通道之间硬件差异造成一定的相位差。这种偏差由分为两种情况：一种为固定的相位偏差；另一种是不稳地的相位偏差。
[0053] 对于固定的相位偏差，可以通过对时钟网络和信号回路的PCB布局布线来优化处理，还可以通过输入校正信号测量出相位误差进行
软件补偿。本硬件系统中就采用了两种方式来对固定相位偏差进行处理，第一种方式是对射频输入通道进行了一致性设计，
射频通道的PCB布局布线尽量保持一致。采用同源本振信号输入，尽量保证PCB走线到每一片射频收发器芯片的长度一样，同时对于射频收发器参考时钟（refclk）和同步信号（sysref）也需要做等长处理。为了更好保证时钟的同步，该系统选用了相位可编程的时钟管理芯片，可以根据各个通道的时钟相位的差异进行补偿。第二种方式是在该硬件系统中设计了相位校正源，同时输入到各个射频通道，理想的相位差测量值为0°，实际由于各个通道的硬件存在一定的差异，会测量到一个固定的相位差值，然后同过软件在最终的测量结果进行补偿即可。
[0054] 对于不稳地的相位偏差，首先要解决的就是初相问题，要选用初相可调或者是初相固定的PLL芯片和时钟管理芯片，保证时钟相位在每次上电之后都是固定的。该系统中采用同源时钟，选用的PLL芯片和时钟管理芯片相位都可调，保证每次上电相位的一致性。但是，由于射频收发器芯片的LO本振输入端有一个固定的时钟二分频网络，会引起的每次系统上电时候本振出现180°的相位翻转，从而造成输出基带IO信号的相位翻转。为了解决这一问题，该硬件系统在每次上电时候都需要进行一次校正，测量出信号相位是否出现翻转，再通过软件进行补偿即可。校正步骤如图3所示。
[0055] 通道校正步骤包括如下子步骤：
[0056] S101：系统上电；
[0057] S102：开启校正源；
[0058] S103：切换到校正源输入通道；
[0059] S104：初始化射频收发器芯片；
[0060] S105：测量出通道相位差；
[0061] S106：进行相位补偿；
[0062] S107：关闭校正源；
[0063] S108：切换到信号输入通道；
[0064] S109：校正完成；
[0065] 通道校正完毕后，得到每个通道的相位补偿值，进入正常工作状态。如图4所示，测相步骤包括如下子步骤：
[0066] S201：从天线端接收射频信号；
[0067] 放大器对接收的射频信号进行放大；
[0068] S202：混频器对放大后的射频信号进行I、Q混频；
[0069] S203：低通滤波器对混频后的IQ信号进行低通滤波，得到零中频或者低中频信号；
[0070] S204：
数模转换器对零中频或者低中频信号进行模数转换，得到数字信号；
[0071] S205：数字信号进行多级半带抽取及滤波，得到合适数据率的数字信号；
[0072] S206：合适数据率的数字信号传输到FPGA进行FFT运算，得到每个通道的当前某个频率的相位值；
[0073] S207：根据相位校正得到的相位补偿值对测量的相位进行修正，得到修正后的每个通道测量相位值；
[0074] S208：以通道1作为参考，计算通道2 8的与通道1相位差，完成系统相位、通道相位~差测量。
[0075] 所述的步骤S205中，数字信号进行多级半带抽取及滤波后，还进行数字正交校正和直流校正得到合适数据率的数字信号。
[0076] 如图5所示，所述的数字正交校正步骤如下：首先由校正信号产生模块产生第一校正信号；经过射频、ADC、半带滤波和FIR后，传输给正交校正模块，正交校正模块根据输入的IQ数字信号，将输入的I数字信号乘以IQcal，Q数字信号乘以QQcal，得到校正后的II和QQ信号；需要不断调整IQcal、QQcal信号，使得II 和QQ与预先计算好的数据一致，则正交校正完成，保存IQcal、QQcal数据信号。以后任何信号经过正交校正模块，均需要乘以IQcal、QQcal数据信号，实现对信号的正交校正。
[0077] 如图6所示，所述的直流校正步骤如下：校正控制电路控制校正信号产生模块产生第二校正信号，经过射频收发器芯片下变频得到I Q路信号，这个时候IQ信号均是直流信号；然后通过调整ICal和QCal的值，使得IDC和QDC输出的数字值与预期一致，此时保存ICal和QCal，直流偏置校正完成。
[0078] 针对宽频带的相位测量，可运用频率变换法对
输入信号的频率进行转换，使输入信号频率降低，幅度呈线性变化、而相位差保持变。可见，宽频带相位测量系统中的关键技术是频率转换单元设计，传统的频率变换方案需要单独采用乘法器和高速模拟
开关最为核心器件，依据频率变换法对频率转换单元进行设计。采用射频收发器芯片设计的测相系统可以将高速模拟开关集成到芯片内部，通过外供本振的方式或者内部PLL产生本振信号，采用模拟混频的方式将输入信号频率转换到基带，通过改变本振信号的频率，就扩宽的输入信号频带范围。采用这种变频方式，就可以在芯片内部完成频率变换和频带的扩展功能。射频收发器芯片数字信号处理的带宽可以达到100M，在进行宽频带信号测量的时候，在切换本振信号频率时候就可以按照信号的中心频率f0，每次步进100M的递增的方式从低频段测量到高频段。外本振输入方式如图7所示。
