【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ビデオ信号変換装置およびＬＣＤ（Liquid Crystal Display）装置に関し、さらに詳しくは、アナログビデオ信号をデジタルビデオ信号に変換するＡ／Ｄ変換手段のサンプリングクロックの周波数および位相を短時間で最適化できるビデオ信号変換装置およびそのビデオ信号変換装置を備えたＬ
ＣＤ装置に関する。

【０００２】

【従来の技術】図１６は、従来のＬＣＤ装置の一例を示す構成図である。 このＬＣＤ装置５００は、例えばパソコンからの入力アナログビデオ信号を増幅して出力アナログビデオ信号を出力するビデオアンプ２０と、出力アナログビデオ信号をデジタルビデオ信号に変換するＡ／
Ｄ変換器２１と、デジタルビデオ信号に応じてＬＣＤパネルＰを駆動するＬＣＤパネル駆動回路Ａと、画像を表示するＬＣＤパネルＰとを具備している。

【０００３】また、ＬＣＤ装置５００は、前記Ａ／Ｄ変換器２１に供給するサンプリングクロックＫを発生する発生するＰＬＬ（Phase-Locked Loop）部４と、サンプリングクロックＫの周波数を指令するプリスケーラ値ｐ
およびサンプリングクロックＫの位相を指令する位相値φを前記ＰＬＬ部４に供給するサンプリングクロック制御部５１と、図１７の（ａ）に示す水平周期Ｔｈを計測すると共に図１７の（ｂ）に示す水平表示期間（水平走査期間内で画像表示に有効な波形期間）Ｔｄを計測する水平周期・水平表示期間計測部５２とを具備している。

【０００４】前記ビデオアンプ２０と、Ａ／Ｄ変換器２
１と、ＰＬＬ部４と、サンプリングクロック制御部５１
と、水平周期・水平表示期間計測部５２とが、ビデオ信号変換装置５０１を構成する。

【０００５】上記サンプリングクロック制御部５１の動作は、次の（１）〜（５）の通りである。 （１）サンプリングクロック制御部５１は、水平同期周波数ｆｈおよび垂直同期周波数ｆｖに対応する水平解像度ｉを取得する。 例えば、水平同期周波数ｆｈが３５．
１ｋＨｚ，垂直同期周波数ｆｖが５６Ｈｚのときの水平解像度ｉは“８００”である。 （２）サンプリングクロック制御部５１は、前記水平周期Ｔｈおよび前記水平表示期間Ｔｄを取得する。 そして、プリスケーラ値ｐの初期値を、ｐ＝ｉ×｛Ｔｈ／Ｔ
ｄ｝により算出し、前記ＰＬＬ部４に設定する。 例えば、水平解像度ｉが８００，水平周期Ｔｈが２８．４９
μｓ，水平表示期間Ｔｄが２２．７９２μｓのとき、ｐ
＝１０００となる。 なお、前記ＰＬＬ部４は、前記水平周期Ｔｈの期間内に、プリスケーラ値ｐの回数分だけサンプリングクロックＫを発生するが、Ａ／Ｄ変換器２１
がエッジサンプリングを行う関係上、水平表示期間Ｔｄ
内のサンプル数が水平解像度ｉと等しくなることは保証されない。 （３）サンプリングクロック制御部５１は、前記水平表示期間Ｔｄ内のサンプリングクロック数をカウントする。 サンプリングクロック数ＨＤが前記水平解像度ｉと異なれば、新たなプリスケーラ値ｐをｐ＝ｐ'×｛ｉ／
ＨＤ｝により算出し、前記ＰＬＬ部４に設定し直す。
ｐ'は、設定し直す前のプリスケーラ値である。 例えば、ｐ'が１０００で、水平解像度ｉが８００で、サンプリングクロック数ＨＤが“８０１”のとき、ｐ＝９９
８となる。 （４）新たなプリスケーラ値ｐに設定し直した後でも、
前記サンプリングクロック数ＨＤが前記水平解像度ｉと異なれば、上記（３）の処理を繰り返して、プリスケーラ値ｐを再び設定し直す。 （５）プリスケーラ値ｐの再設定を規定回数だけ行った後でも前記サンプリングクロック数ＨＤが前記水平解像度ｉと異なれば、サンプリングクロックＫの位相を微小量だけ順にずらせるように位相値φを設定する。 そして、この操作を繰り返し、前記サンプリングクロック数ＨＤが前記水平解像度ｉと等しくなったときのプリスケーラ値ｐおよび位相値φを最適値として設定する。

【０００６】

【発明が解決しようとする課題】上記従来のビデオ信号変換装置５０１では、水平表示期間Ｔｄ内のサンプリングクロック数を水平解像度ｉと等しくするようにプリスケーラ値ｐの値を調整し、それに何回か失敗すると位相値φを変更し、再び水平表示期間Ｔｄ内のサンプリングクロック数を水平解像度ｉと等しくするようにプリスケーラ値ｐの値を調整することを繰り返しているが、この方式では繰り返し回数が多くなるため、最適なプリスケーラ値ｐおよび位相値φを決定するまでの処理時間が長くかかる問題点があった。 そこで、本発明の目的は、アナログビデオ信号をデジタルビデオ信号に変換するＡ／
Ｄ変換手段の最適なサンプリング周波数および位相を短時間で決定することが出来るビデオ信号変換装置およびＬＣＤ装置を提供することにある。

【０００７】

【課題を解決するための手段】第１の観点では、本発明は、入力アナログビデオ信号を増幅して出力アナログビデオ信号を出力するビデオ増幅手段（２０）と、前記出力アナログビデオ信号をデジタルビデオ信号に変換するＡ／Ｄ変換手段（２１）と、そのＡ／Ｄ変換手段（２
１）に供給するサンプリングクロック（Ｋ）を発生するサンプリングクロック発生手段（４）と、前記出力アナログビデオ信号または前記デジタルビデオ信号がスライスレベルより高い期間のサンプリングクロック数（Ｈ
Ｄ）をカウントする水平表示期間カウンタ（８）と、位相調整時に前記スライスレベルが前記出力アナログビデオ信号または前記デジタルビデオ信号の最大レベルより僅かに小さいか又は前記出力アナログビデオ信号または前記デジタルビデオ信号のボトムレベルより僅かに大きくなるように前記スライスレベルおよび前記出力アナログビデオ信号または前記デジタルビデオ信号の最大レベルおよびボトムレベルの少なくとも一つを調整する水平表示期間カウント調整手段（５）と、前記サンプリングクロック（Ｋ）の周波数と位相の複数の候補についての前記水平表示期間カウンタのカウント値を検出し該カウント値を基に前記サンプリングクロック（Ｋ）の周波数と位相とを決定するサンプリングクロック制御手段（５）とを具備したことを特徴とするビデオ信号変換装置（１０１）を提供する。 上記第１の観点のビデオ信号変換装置（１０１）では、サンプリングクロック（Ｋ）
の周波数と位相の複数の候補についての水平表示期間カウンタのカウント値を基にサンプリングクロック（Ｋ）
の周波数と位相とを決定するが、その水平表示期間カウンタは出力アナログビデオ信号またはデジタルビデオ信号がスライスレベルより高い期間のサンプリングクロック数（ＨＤ）をカウントする。 そして、位相調整時に、
スライスレベルおよび出力アナログビデオ信号またはデジタルビデオ信号の最大レベルおよびボトムレベルの少なくとも一つは、スライスレベルが出力アナログビデオ信号またはデジタルビデオ信号の最大レベルより僅かに小さいか又はボトムレベルより僅かに大きくなるように調整される。 このため、発明の実施の形態で詳述するように、ビデオ信号の立上り，立下りの「なまり」に起因してビデオ信号を適正にサンプリングできなくなる状態を水平表示期間カウンタのカウント値の変化として検出可能となり、Ａ／Ｄ変換手段（２１）の最適なサンプリング周波数および位相を短時間で決定できるようになる。

【０００８】なお、上記構成において「僅かに」とは、
電源のドリフト等を考慮すると、０.１Ｖ以上が好ましい。 また、位相調整の精度を考慮すると、出力アナログビデオ信号またはデジタルビデオ信号の振幅に対して位相調整の±１単位分すなわち２単位分に相当する電圧（サンプリングクロックＫの周期をＭ分割して位相調整する場合、（振幅／Ｍ）×２）未満が好ましい。 ここで、Ｍは、デジタル処理の都合上、“２”の倍数が好ましい。

【０００９】第２の観点では、本発明は、ＬＣＤパネル（Ｐ）と、ＬＣＤパネル駆動回路（Ａ）と、上記第１の観点のビデオ信号変換装置（１０１）とを具備したことを特徴とするＬＣＤ装置（１００）を提供する。 上記第２の観点のＬＣＤ装置（１００）では、アナログビデオ信号をデジタルビデオ信号に変換するＡ／Ｄ変換手段（２１）の最適なサンプリング周波数および位相を短時間で決定できるので、画面上での水平方向の表示精度を高くすることが出来る。

【００１０】

【発明の実施の形態】以下、図に示す実施形態により本発明をさらに詳細に説明する。 なお、これにより本発明が限定されるものではない。 図１は、本発明の一実施形態にかかるＬＣＤ装置１００を示す構成ブロック図である。 このＬＣＤ装置１００は、例えばパソコンから送られた入力アナログビデオ信号（Ｒ信号，Ｇ信号，Ｂ信号）を増幅して出力アナログビデオ信号を出力するビデオアンプ２０と、出力アナログビデオ信号をデジタルビデオ信号（ｒ信号，ｇ信号，ｂ信号）に変換するＡ／Ｄ
変換器２１と、デジタルビデオ信号に応じてＬＣＤパネルＰを駆動するＬＣＤパネル駆動回路Ａと、画像を表示するＬＣＤパネルＰとを具備している。

【００１１】また、ＬＣＤ装置１００は、前記Ａ／Ｄ変換器２１へ供給するサンプリングクロックＫを発生するＰＬＬ部４と、前記デジタルビデオ信号の最大レベルを検出し保持しＣＰＵ５へ出力する最大レベル検出回路３
と、前記Ａ／Ｄ変換器２１への入力に適合するように前記出力アナログビデオ信号のボトム電圧を指令するブライト値および前記出力アナログビデオ信号の振幅を指令するコントラスト値を前記ビデオアンプ２０へ出力すると共にサンプリングクロックＫの周波数を指令するプリスケーラ値ｐおよびサンプリングクロックＫの位相を指令する位相値φを前記ＰＬＬ部４に供給し且つ比較・合成回路２へスライスレベルを指令するスライスレベル値を供給するＣＰＵ５と、前記デジタルビデオ信号のｒ信号，ｇ信号，ｂ信号がそれぞれスライスレベルより高い期間の論理和の期間はイネーブル信号Ｅを“１”にし他の期間は“０”にする比較・合成回路２と、前記イネーブル信号Ｅが“１”の期間にサンプリングクロックＫをカウントする水平表示期間カウンタ８と、水平周期（図３のＴｈ）内のサンプリングクロックＫの数をカウントする第１水平周期カウンタ７と、水平同期信号Ｈsyncの同期パルスの立ち下がりから水平表示期間の開始までの水平バックポーチ（図３のＴｂ；水平方向の表示開始位置に対応する）内のサンプリングクロックＫの数をカウントする水平バックポーチカウンタ９と、計時用パルスＳ（例えば２０ＭＨｚ）を発生する水晶発振器１０と、
水平周期内の計時用パルス数をカウントする第２水平周期カウンタ１１と、垂直周期内の計時用パルス数をカウントする垂直周期カウンタ１２とを具備している。

【００１２】前記ビデオアンプ２０と、Ａ／Ｄ変換器２
１と、ＰＬＬ部４と、最大レベル検出回路３と、ＣＰＵ
５と、比較・合成回路２と、水平表示期間カウンタ８とが、ビデオ信号変換装置１０１を構成する。

【００１３】なお、前記デジタルビデオ信号の伝送方式としては、ｒ，ｇ，ｂの各色のデジタルデータをそれぞれ１画素づつシリアルに伝送するシリアル伝送方式を採用してもよいし、複数画素のデジタルデータをパラレルに伝送するパラレル伝送方式を採用してもよい。

【００１４】図２は、前記ＣＰＵ５が内蔵する水平解像度テーブル６の概念図である。 水平解像度テーブル６
は、水平同期周波数ｆｈおよび垂直同期周波数ｆｖごとの水平解像度ｉを格納している。

【００１５】図３の（ａ）は、垂直同期信号Ｖsyncの波形図である。 図３の（ｂ）は、水平同期信号Ｈsyncの波形図である。 図３の（ｃ）は、画像表示に有効な波形期間を斜線領域として示したデジタルビデオ信号の存在期間を示す概念図である。 図３の（ｄ）は、イネーブル信号Ｅの概念図である。 図３の（ｅ）は、サンプリングクロックＫの概念図である。

【００１６】図４および図５は、ビデオ信号変換装置１
０１によるサンプリング周波数および位相調整処理を示すフロー図である。 図４のステップＳ１では、サンプリングクロックＫの位相を示すクロックフェイズ番号ｎを“０”に初期化する。 ステップＳ２では、第２水平周期カウンタ１１にて計時用パルスＳをカウントし、水平周期Ｔｈを計測する。 例えば、水平周期Ｔｈは、２８．４
９μｓである。 また、垂直周期カウンタ１２にて計時用パルスＳをカウントし、垂直周期Ｔｖを計測する。 例えば、垂直周期Ｔｖは、１７．８５ｍｓである。 ステップＳ３では、水平同期周波数ｆｈ（＝１／Ｔｈ）および垂直同期周波数ｆｖ（＝１／Ｔｖ）を算出する。 上記数値例では、水平同期周波数ｆｈは、３５．１ｋＨｚである。 垂直同期周波数ｆｖは、５６Ｈｚである。 ステップＳ４では、水平解像度テーブル６（図２参照）から、水平同期周波数ｆｈおよび垂直同期周波数ｆｖに対応する水平解像度ｉを読み出す。 上記数値例では、水平解像度ｉとして、“８００”が読み出される。 ステップＳ５では、水平解像度ごとのプリスケーラ値ｐの初期値が予め格納されたプリスケーラ初期値テーブル（図示せず）から、上記ステップＳ４で読み出された水平解像度ｉに対応するプリスケーラ値ｐを取り出し、ＰＬＬ部４に設定する（この設定により、ＰＬＬ部４からサンプリングクロックＫが出力される）。 水平解像度ｉ＝８００に対応するプリスケーラ値ｐの初期値は、例えば“１０００”
である。

【００１７】ステップＳ５１では、最大レベル値を読み込む。 ステップＳ５２では、スライスレベルが最大レベル値より僅かに小さいか又はボトム値より僅かに大きくなるように、スライスレベル値およびブライトネス値およびコントラスト値の少なくとも一つを調整する。 上記ステップＳ５１，Ｓ５２の意義については図８〜図１４
を参照して後述する。

【００１８】ステップＳ６では、位相値φ＝０を、ＰＬ
Ｌ部４に設定する。 なお、位相値φ＝０は、例えば、水平同期信号Ｈsyncの同期パルスの立ち下がりと同時刻にサンプリングクロックＫが立ち下がる位相を意味する。

【００１９】図５に進み、ステップＳ７では、第１水平周期カウンタ７にて水平周期Ｔｈ内のサンプリングクロック数ＨＣをカウントする。 また、水平表示期間カウンタ８にてイネーブル信号Ｅが“１”の間のサンプリングクロックＫのカウント値ＨＤを得る。 ステップＳ８では、プリスケーラ値ｐを、 ｐ＝ｉ×｛ＨＣ／ＨＤ｝ により算出し、ＰＬＬ部４に設定する。 例えば、水平解像度ｉが８００，水平周期Ｔｈ内のサンプリングクロック数ＨＣが“１０００”，水平表示期間カウンタ８のカウント値ＨＤが“７９９”のとき、ｐ＝１００１となる。 ステップＳ９では、水平表示期間カウンタ８のカウント値ＨＤが水平解像度に連続して一致した回数をカウントするＯＫ連続数カウンタｎokを“０”に初期化する。 また、水平表示期間カウンタ８のカウント値ＨＤが水平解像度に一致しなかった回数をカウントするＮＧ数カウンタｎngを“０”に初期化する。

【００２０】ステップＳ１０では、水平表示期間カウンタ８にて、イネーブル信号Ｅが“１”の間のサンプリングクロックＫのカウント値ＨＤを得る。 ステップＳ１１
では、水平表示期間カウンタ８のカウント値ＨＤが水平解像度ｉと等しいならステップＳ１２へ進み、等しくなければステップＳ１５へ進む。

【００２１】ステップＳ１２では、ＯＫ連続数カウンタｎokが“４”以上でないならステップＳ１３へ進み、
“４”以上ならステップＳ１４へ進む。 ステップＳ１３
では、ＯＫ連続数カウンタｎokを“１”だけインクリメントし、前記ステップＳ１０に戻る。

【００２２】ステップＳ１４では、設定中の位相値φを“ＯＫ”と判定し、設定中のプリスケーラ値ｐおよび位相値φの“ＯＫ”を保存する。 そして、ステップＳ１９
へ進む。

【００２３】ステップＳ１５では、ＮＧ数カウンタｎng
が“８”以上でないならステップＳ１６へ進み、“８”
以上ならステップＳ１８へ進む。 ステップＳ１６では、
新たなプリスケーラ値ｐをｐ＝ｐ'±１（ｐ'は設定し直す前のプリスケーラ値）により算出し、前記ＰＬＬ部４に設定し直す。 すなわち、カウント値ＨＤ＜水平解像度ｉならばプリスケーラ値ｐ＝ｐ'＋１とし、カウント値ＨＤ＞水平解像度ｉならばプリスケーラ値ｐ＝ｐ'−
１とする。 例えば、ｐ'＝１０００，ｉ＝８００のとき、ＨＤ＝７９９ならばｐ＝１００１とし、ＨＤ＝８０
１ならばｐ＝９９９とする。 ステップＳ１７では、ＯＫ
連続数カウンタｎokを“０”に初期化し、ＮＧ数カウンタｎngを“１”だけインクリメントし、前記ステップＳ
１０に戻る。

【００２４】ステップＳ１８では、設定中の位相値φを“ＮＧ”と判定し、設定中のプリスケーラ値ｐおよび位相値φの“ＮＧ”を保存する。 そして、ステップＳ１９
へ進む。

【００２５】ステップＳ１９では、クロックフェイズ番号ｎ≧１５か否か判定し、ｎ＜１５ならばステップＳ２
０へ進み、ｎ≧１５となったらステップＳ２２へ進む。
ステップＳ２０では、クロックフェイズ番号ｎを“１”
だけインクリメントする。 ステップＳ２１では、サンプリングクロックＫをその周期に対してｎ／１６だけずらせる（遅らせる）位相値φを、ＰＬＬ部４に設定する。
そして、上記ステップＳ７に戻る。

【００２６】ステップＳ２２では、上記ステップＳ１
４，Ｓ１８で得られた結果から、最適なプリスケーラ値ｐおよび位相値φを決定し、前記ＰＬＬ部４に設定する。 すなわち、上記ステップＳ１４で位相値φが“Ｏ
Ｋ”と連続して判定された回数が最大のクロックフェイズ番号ｎのグループ（クロックフェイズ番号ｎ＝１５
と、ｎ＝０は連続していると見なす）の中でクロックフェイズ番号ｎが中間のもの（中間のものが２つあるときは、小さな方）に対応するプリスケーラ値ｐおよび位相値φを最適値とする。 例えば、図６のような結果が得られた場合には、ｎ＝１２に対応するプリスケーラ値“１
０００”および位相値φ（＝１２／１６周期遅れ）を最適値として決定する。また、図７のような“ＯＫ”の連続する列が２つあるような結果が得られた場合には、
“ＯＫ”の列の長い方のｎ＝１１に対応するプリスケーラ値“１０００”および位相値φ（＝１１／１６周期遅れ）を最適値として決定する。

【００２７】なお、ＣＰＵ５は、水平バックポーチカウンタ９のカウント値に基づいて画像表示位置制御信号をＬＣＤパネル駆動回路Ａに送り、画像を常に一定位置に表示する。

【００２８】次に、図８〜図１４を参照し、図４のステップＳ５１，Ｓ５２の意義について説明する。 なお、図６，図７の説明ではサンプリングクロックＫの１周期を１６分割（クロックフェイズ番号０〜１５）して位相を調整したが、説明の都合上、図８〜図１４ではサンプリングクロックＫの１周期を８分割（位相ａ〜ｈ）して位相を調整する場合を想定する。

【００２９】図８は、調整時のデジタルビデオ信号の最小値−最大値が“０”−“２５５”（出力アナログビデオ信号のボトム値が２Ｖ、最大レベル値が４Ｖ）であり、スライスレベルが“１２８”（出力アナログビデオ信号の電圧に換算して３Ｖ）であり、サンプリングクロックＫが位相ａの状態を表している。 出力アナログビデオ信号の立上りと立下りに「なまり」があるため、出力アナログビデオ信号のボトム値と最大レベル値とスライスレベルの関係によって、イネーブル信号Ｅ＝“１”の期間が変化する。 従って、水平表示期間カウンタ８のカウント値ＨＤが変化しうる。 また、出力アナログビデオ信号の最大レベルをサンプリングできる期間は、位相によって変化しうる。 図８の例では、カウント値ＨＤ＝ｉ
となる。 そして、最大レベルを表示できる期間（位相ａ
で出力アナログビデオ信号の最大レベルをサンプリングできる期間をサンプリングクロック数に換算した値）＝
ｉとなる。 この場合、カウント値ＨＤと最大レベルを表示できる期間とが水平解像度ｉに合致し、問題はない。
図９は、調整時のデジタルビデオ信号の最小値−最大値が“０”−“２５５”（出力アナログビデオ信号のボトム値が２Ｖ、最大レベル値が４Ｖ）であり、スライスレベルが“１２８”（出力アナログビデオ信号の電圧に換算して３Ｖ）であり、サンプリングクロックＫが位相ｄ
の状態を表している。 この例では、カウント値ＨＤ＝ｉ
となる。 一方、最大レベルを表示できる期間＝ｉ−１となる。 この場合、最大レベルを表示できる期間が水平解像度ｉに合致せず、表示に「ちらつき」を生じるなどの不具合を生じる。 しかし、カウント値ＨＤは水平解像度ｉに合致しているため、位相ｄで不具合が生じることをＣＰＵ５は検出できない。 つまり、スライスレベルが出力アナログビデオ信号のボトム値と最大レベル値の中間付近の場合、カウント値ＨＤに基づいて位相を調整しても、表示に「ちらつき」を生じるなどの不具合が生じることがある。

【００３０】図１０は、調整時のデジタルビデオ信号の最小値−最大値を“０”−“１４０〜１５３”（出力アナログビデオ信号のボトム値が２Ｖ、最大レベル値を３.１〜３.２Ｖ）に調整し、スライスレベルが“１２
８”（出力アナログビデオ信号の電圧に換算して３Ｖ）
であり、サンプリングクロックＫが位相ａの状態を表している。 この例では、カウント値ＨＤ＝ｉとなる。 また、最大レベルを表示できる期間＝ｉとなる。 この場合、カウント値ＨＤと最大レベルを表示できる期間とが水平解像度ｉに合致し、問題はない。 図１１は、調整時のデジタルビデオ信号の最小値−最大値を“０”−“１
４０〜１５３”（出力アナログビデオ信号のボトム値が２Ｖ、最大レベル値を３.１〜３.２Ｖ）に調整し、スライスレベルが“１２８”（出力アナログビデオ信号の電圧に換算して３Ｖ）であり、サンプリングクロックＫが位相ｄの状態を表している。この例では、カウント値Ｈ
Ｄ＝ｉ−１となる。 また、最大レベルを表示できる期間＝ｉ−１となる。 この場合、最大レベルを表示できる期間が水平解像度ｉに合致せず、表示に「ちらつき」を生じるなどの不具合を生じる。 ところが、カウント値ＨＤ
も水平解像度ｉに合致しないため、この位相ｄが不適当であることをＣＰＵ５は検出できる。 つまり、スライスレベルが出力アナログビデオ信号の最大レベル値より僅かに小さくなるように、スライスレベル値またはコントラスト値を調整した上で、カウント値ＨＤに基づいて位相を調整すれば、表示に「ちらつき」を生じるなどの不具合を回避できる。 これが図４のステップＳ５１，Ｓ５
２の意義である。

【００３１】図１２は、調整時のデジタルビデオ信号の最小値−最大値が“０”−“２５５”（出力アナログビデオ信号のボトム値が２Ｖ、最大レベル値が４Ｖ）であり、スライスレベルを“３２”（出力アナログビデオ信号の電圧に換算して２.２５Ｖ）に調整し、サンプリングクロックＫが位相ａの状態を表している。 この例では、カウント値ＨＤ＝ｉとなる。 また、最大レベルを表示できる期間＝ｉとなる。 この場合、カウント値ＨＤと最大レベルを表示できる期間とが水平解像度ｉに合致し、問題はない。 図１３は、調整時のデジタルビデオ信号の最小値−最大値が“０”−“２５５”（出力アナログビデオ信号のボトム値が２Ｖ、最大レベル値が４Ｖ）
であり、スライスレベルを“３２”（出力アナログビデオ信号の電圧に換算して２.２５Ｖ）に調整し、サンプリングクロックＫが位相ｄの状態を表している。 この例では、カウント値ＨＤ＝ｉ＋１となる。 また、最大レベルを表示できる期間＝ｉ−１となる。 この場合、最大レベルを表示できる期間が水平解像度ｉに合致せず、表示に「ちらつき」を生じるなどの不具合を生じる。 ところが、カウント値ＨＤも水平解像度ｉに合致しないため、
この位相ｄが不適当であることをＣＰＵ５は検出できる。 つまり、スライスレベルが出力アナログビデオ信号のボトム値より僅かに大きくなるように、スライスレベル値を調整した上で、カウント値ＨＤに基づいて位相を調整すれば、表示に「ちらつき」を生じるなどの不具合を回避できる。 これが図４のステップＳ５１，Ｓ５２の意義である。

【００３２】図１４は、調整時のデジタルビデオ信号の最小値−最大値を“０”−“４４〜５７”（出力アナログビデオ信号のボトム値を１.５Ｖ、最大レベル値を２.
３５〜２.４５Ｖ）に調整し、スライスレベルが“９
７”（出力アナログビデオ信号の電圧に換算して２.２
５Ｖ）であり、サンプリングクロックＫが位相ａの状態を表している。 この例では、カウント値ＨＤ＝ｉとなる。 また、最大レベルを表示できる期間＝ｉとなる。 この場合、カウント値ＨＤと最大レベルを表示できる期間とが水平解像度ｉに合致し、問題はない。 図１５は、調整時のデジタルビデオ信号の最小値−最大値を“０”−
“４４〜５７”（出力アナログビデオ信号のボトム値を１.５Ｖ、最大レベル値を２.３５〜２.４５Ｖ）に調整し、スライスレベルが“９７”（出力アナログビデオ信号の電圧に換算して２.２５Ｖ）であり、サンプリングクロックＫが位相ｄの状態を表している。 この例では、
カウント値ＨＤ＝ｉ−１となる。 また、最大レベルを表示できる期間＝ｉ−１となる。 この場合、最大レベルを表示できる期間が水平解像度ｉに合致せず、表示に「ちらつき」を生じるなどの不具合を生じる。 ところが、カウント値ＨＤも水平解像度ｉに合致しないため、この位相ｄが不適当であることをＣＰＵ５は検出できる。 つまり、スライスレベルが出力アナログビデオ信号の最大レベル値より小さくなるように且つスライスレベルと出力アナログビデオ信号の最大レベル値の差が出力アナログビデオ信号の振幅に対して位相調整の２単位分に相当する電圧（サンプリングクロックＫの周期を８分割して位相調整する場合、振幅×２／８）未満になるように、ブライトネス値およびコントラスト値を調整した上で、カウント値ＨＤに基づいて位相を調整すれば、表示に「ちらつき」を生じるなどの不具合を回避できる。 これが図４のステップＳ５１，Ｓ５２の意義である。

【００３３】以上のＬＣＤ装置１００およびビデオ信号変換装置１０１によれば、サンプリングクロックＫの位相を“１／Ｍ”周期ずつ順にずらせながら、水平表示期間カウンタ８のカウント値ＨＤが水平解像度ｉに一致するようにプリスケーラ値ｐを変更することを繰り返すので、サンプリングクロックＫの最適な周波数および位相を短時間で決定することが出来る。 また、位相調整時に、スライスレベルが出力アナログビデオ信号またはデジタルビデオ信号の最大レベルより僅かに小さいか又はボトムレベルより僅かに大きくなるように、スライスレベル値およびブライトネス値およびコントラスト値の少なくとも一つを調整するため、ビデオ信号の立上り，立下りの「なまり」に起因してビデオ信号を適正にサンプリングできなくなる状態を水平表示期間カウンタ８のカウント値の変化として検出可能となる。

【００３４】

【発明の効果】本発明のビデオ信号変換装置およびＬＣ
Ｄ装置によれば、アナログビデオ信号をデジタルビデオ信号に変換するＡ／Ｄ変換手段の最適なサンプリング周波数および位相を短時間で決定することが出来る。 また、ビデオ信号の立上り，立下りの「なまり」に起因してビデオ信号を適正にサンプリングできなくなる状態を水平表示期間カウンタのカウント値の変化として検出可能となる。

【図面の簡単な説明】

【図１】本発明の一実施形態にかかるＬＣＤ装置を示す構成ブロック図である。

【図２】水平解像度テーブルの内容を示す説明図である。

【図３】図１のＬＣＤ装置の各部の波形図である。

【図４】図１のＬＣＤ装置におけるサンプリング周波数および位相調整処理を示すフロー図である。

【図５】図４の続きのフロー図である。

【図６】水平表示期間カウンタのカウント値が水平解像度と等しいか否かを示す判定結果の説明図である。

【図７】水平表示期間カウンタのカウント値が水平解像度と等しいか否かを示す判定結果の別の説明図である。

【図８】スライスレベルがボトム値と最大レベル値の中間であり且つ位相ａでサンプリングした状態を示す説明図である。

【図９】スライスレベルがボトム値と最大レベル値の中間であり且つ位相ｄでサンプリングした状態を示す説明図である。

【図１０】スライスレベルが最大レベル値より僅かに小さく且つ位相ａでサンプリングした状態を示す説明図である。

【図１１】スライスレベルが最大レベル値より僅かに小さく且つ位相ｄでサンプリングした状態を示す説明図である。

【図１２】スライスレベルがボトム値より僅かに大きく且つ位相ａでサンプリングした状態を示す説明図である。

【図１３】スライスレベルがボトム値より僅かに大きく且つ位相ｄでサンプリングした状態を示す説明図である。

【図１４】スライスレベルが最大レベル値より僅かに小さく且つ位相ａでサンプリングした状態を示す説明図である。

【図１５】スライスレベルが最大レベル値より僅かに小さく且つ位相ｄでサンプリングした状態を示す説明図である。

【図１６】従来のＬＣＤ装置の一例を示す構成ブロック図である。

【図１７】水平同期信号およびビデオ信号を示す説明図である。

【符号の説明】

１００ ＬＣＤ装置 １０１ ビデオ信号変換装置 ２ 比較・合成回路 ３ 最大レベル検出回路 ４ ＰＬＬ部 ５ ＣＰＵ ６ 水平解像度テーブル ７ 第１水平周期カウンタ ８ 水平表示期間カウンタ ９ 水平バックポーチカウンタ １０ 水晶発振器 １１ 第２水平周期カウンタ １２ 垂直周期カウンタ ２０ ビデオアンプ ２１ Ａ／Ｄ変換器 Ａ ＬＣＤパネル駆動回路 Ｋ サンプリングクロック Ｐ ＬＣＤパネル Ｔｄ 水平表示期間 Ｔｈ 水平周期 Ｈsync 水平同期信号 Ｖsync 垂直同期信号

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NA51 NC21 NC24 NC25 NC27 NC50 ND34 ND36 5C006 AA01 AA22 AF50 AF51 AF52 AF53 AF72 AF81 BF14 BF15 BF22 BF25 FA14 FA16 5C058 AA06 BA35 BB04 BB08 BB10 5C080 AA10 BB05 DD08 DD09 GG07 GG08 JJ02 JJ04 JJ05 JJ07