技术领域
[0001] 本
发明涉及连续逼近暂存器(successive approximation register,SAR)模拟数字转换器(analog-to-digital converter,ADC)(以下简称SAR ADC)，尤其涉及SAR ADC的控制电路及控制方法。
背景技术
[0002] 在以下的说明中，将电容耦接比较器的一端称为上板，非耦接比较器的一端称为下板。如此的定义只是为了方便说明起见，不必然与实际电路中的“上”及“下”有关。
[0003] 图1是现有SAR ADC的功能方
框图。SAR ADC用来将模拟输入
信号Vi转换成
数字信号(即数字码D)。SAR ADC主要包含切换电容式数字模拟转换器(digital-to-analog converter,DAC)110、比较器120、连续逼近暂存器130及控制电路140。SAR ADC根据时钟CLK动作。在SAR ADC的某一次操作中，连续逼近暂存器130依据比较器120的比较结果决定数字码D的其中一位元的值(1/0)，并且控制电路140根据数字码D产生
控制信号G。控制信号G控制切换电容式DAC 110内部电容的端
电压(亦即控制电容的下板耦接至参考电压Vref1或参考电压Vref2)，使电容上的电荷重新分布，进而改变比较器120的
反相输入端或
非反相输入端的电压，以改变比较器120于下一个比较操作的比较对象。重复上述的步骤，数字码D由最高有效位元(MSB)往最低有效位元(LSB)依序被决定，过程中数字码D所代表的值也渐渐往
输入信号Vi逼近。
[0004] 图2显示切换电容式DAC 110的内部电路。切换电容式DAC 110包含两个电容阵列，每一电容阵列包含n个电容(C1～Cn或C1'～Cn')及n个
开关(SW1～SWn或SW1'～SWn')(n为正整数)，意谓着数字码D包含n+1个位元(D1～Dn+1，D1为LSB，Dn+1为MSB)且控制信号G包含n个子控制信号G1～Gn及n个子控制信号#G1～#Gn，子控制信号G1～Gn(或#G1～#Gn)分别对应于位元D2～Dn+1。子控制信号#Gk为子控制信号Gk的反相信号，且开关SWk及开关SWk'分别由子控制信号Gk及#Gk控制(k为整数且1≦k≦n)。更详细地说，当开关SWk切换至参考电压Vref1时，开关SWk'切换至参考电压Vref2；当开关SWk切换至参考电压Vref2时，开关SWk'切换至参考电压Vref1。图2亦显示输入信号Vi为
差分信号(由信号Vip及Vin组成)，且开关SWip及开关SWin用来取样输入信号Vi。
[0005] 控制电路140包含n个子控制电路，n个子控制电路分别对应于开关SW1～SWn(亦即分别对应于电容C1～Cn)。图3显示子控制电路305-k与开关SWk的连结关系。开关SWk实际上为一个
反相器，包含晶体管Mp以及晶体管Mn。开关SWk的切换状态即代表晶体管Mp与晶体管Mn为导通或不导通。子控制电路305-k包含
存储器310-k及
缓冲器320-k，用来根据位元Dk+1产生子控制信号Gk。存储器310-k用来存储位元Dk+1，而缓冲器320-k用来提升信号的驱
动能力，且通常包含多个串接的反相器。
[0006] 从子控制电路305-k的输入端到开关SWk的输出端之间为SAR ADC的关键路径，此关键路径上的延迟愈短，SAR ADC的速度愈快且效能愈好(例如信号对杂讯失真比(signal-to-noise-and-distortion ratio，SNDR)愈高)。然而，存储器310-k及缓冲器320-k通常具有相当程度的信号延迟，导致SAR ADC的速度及效能降低。
发明内容
[0007] 鉴于
现有技术的不足，本发明的一目的在于提供一种SAR ADC的控制电路及控制方法。
[0008] 本发明公开一种连续逼近暂存器模拟数字转换器的控制电路。该连续逼近暂存器模拟数字转换器包含一比较器及一切换电容式数字模拟转换器。该控制电路包含一存储器、一反相器及一数据路径。该存储器用来存储该比较器的一输出值。该反相器具有一输出端耦接该切换电容式数字模拟转换器的一电容的一第一端，其中该电容的一第二端耦接该比较器的一输入端。该数据路径耦接于该比较器的一输出端与该反相器的一输入端之间，用来使该电容的该第一端的电压暂时受该比较器的该输出值的控制。该数据路径不包含任何存储器。
[0009] 本发明还公开一种连续逼近暂存器模拟数字转换器的控制电路。该连续逼近暂存器模拟数字转换器包含一比较器及一切换电容式数字模拟转换器。该控制电路包含一存储器、一反相器、一第一开关及一第二开关。该存储器用来存储该比较器的一输出值。该反相器具有一输出端耦接该切换电容式数字模拟转换器的一电容的一第一端，其中该电容的一第二端耦接该比较器的一输入端。该第一开关耦接于该比较器的一输出端与该反相器的一输入端之间。该第二开关耦接于该存储器的一输出端与该反相器的该输入端之间。当该第一开关导通时，该第二开关不导通以使该电容的该第一端的电压不受该存储器的一存储值的控制，并且该存储器存储该比较器的该输出值。当该第一开关不导通时，该第二开关导通以使该电容的该第一端的电压受该存储器的该存储值的控制而不受该比较器的该输出值的控制。
[0010] 本发明还公开一种连续逼近暂存器模拟数字转换器的控制方法。该连续逼近暂存器模拟数字转换器包含一比较器及一切换电容式数字模拟转换器。该控制方法包含：于该比较器完成比较后的一时间长度之内，控制该切换电容式数字模拟转换器的一电容的一第一端的电压不受一存储器的一存储值控制；在该时间长度之内，将该比较器的一目前输出值写入该存储器，并且控制该电容的该第一端的电压受该比较器的该目前输出值控制；停止将该比较器的一输出端耦接至该电容的该第一端，以控制该电容的该第一端的电压不受该比较器的该目前输出值控制；以及控制该存储器的一输出端耦接该电容的该第一端，使该电容的该第一端的电压受该存储器的该存储值控制。
[0011] 本发明的SAR ADC的控制电路及控制方法通过提供数据路径来暂时旁路(bypass，旁通掉)存储器及缓冲器，因此可以加快控制电路的反应速度。相较于传统技术，本发明可以提升SAR ADC的速度及效能，且电路简单、易于实作。
[0012] 有关本发明的特征、实作与技术效果，兹配合
附图作
实施例详细说明如下。
附图说明
[0013] 图1为现有SAR ADC的功能方框图；
[0014] 图2为切换电容式DAC的内部电路；
[0015] 图3为子控制电路与开关的连结关系；
[0016] 图4为本发明的子控制电路的一实施例的电路图；
[0017] 图5为本发明的SAR ADC的控制方法的一实施例的
流程图；
[0018] 图6为电容的下板电压的模拟图；
[0019] 图7为本发明的子控制电路的另一实施例的电路图；以及
[0020] 图8为本发明的子控制电路的另一实施例的电路图。。
[0021] 符号说明
[0022] 110 切换电容式DAC
[0023] 120 比较器
[0024] 130 连续逼近暂存器
[0025] 140 控制电路
[0026] CLK 时钟
[0027] G 控制信号
[0028] Gk 子控制信号
[0029] SW1～SWn、SW1'～SWn'、SWk、SWip、SWin、440-k、450-k、740-k、750-k 开关[0030] 305-k、405-k、705-k、805-k 子控制电路
[0031] Mp、Mn 晶体管
[0032] 310-k、410-k 存储器
[0033] 320-k、420-k、810-k 缓冲器
[0034] D 数字码
[0035] Dk+1 位元
[0036] 430-k、730-k、830-k 数据路径
[0037] C1～Cn、Ck 电容
[0038] 610、620、630 曲线
[0039] S510～S540 步骤
具体实施方式
[0040] 以下说明内容的技术用语是参照本技术领域的习惯用语，如本
说明书对部分用语有加以说明或定义，该部分用语的解释是以本说明书的说明或定义为准。
[0041] 本发明的公开内容包含SAR ADC的控制电路及控制方法。由于本发明的SAR ADC的控制电路所包含的部分元件单独而言可能为已知元件，因此在不影响该装置发明的充分公开及可实施性的前提下，以下说明对于已知元件的细节将予以省略。此外，本发明的SAR ADC的控制方法可通过本发明的SAR ADC的控制电路或其等效装置来执行，在不影响该方法发明的充分公开及可实施性的前提下，以下方法发明的说明将着重于步骤内容而非
硬件。
[0042] 图4为本发明的子控制电路的一实施例的电路图，子控制电路为SAR ADC的控制电路的一部分。图5为本发明的SAR ADC的控制方法的一实施例的流程图。子控制电路405-k用来根据位元Dk+1产生子控制信号Gk，且包含存储器410-k、缓冲器420-k、数据路径430-k、开关440-k及开关450-k。存储器410-k可以是
锁存器(latch)、触发器(例如D型触发器)、暂存器或具有数据存储功能的电路。缓冲器420-k包含一个反相器或多个串接的反相器。缓冲器420-k耦接于开关440-k与开关SWk之间，并且耦接于开关450-k与开关SWk之间。
[0043] 存储器410-k用来存储比较器120的目前输出值(亦即位元Dk+1)，缓冲器420-k用来提升信号的驱动能力。数据路径430-k耦接于比较器120的输出端与反相器(亦即开关SWk)的输入端之间，包含开关440-k及缓冲器420-k，但不包含任何存储器。换句话说，开关440-k亦耦接于比较器120的输出端与反相器的输入端之间。图中的位元Dk+1可以是比较器
120的输出，或是连续逼近暂存器130的暂存值。于比较器120完成比较后的时间长度T之内，开关440-k导通且开关450-k不导通。换言之，子控制电路405-k利用数据路径430-k控制电容Ck的下板的电压暂时(亦即时间长度T之内)与存储器410-k的存储值无关(亦即电容Ck的下板的电压暂时不受存储器410-k的存储值控制)(步骤S510)。
[0044] 在上述的时间长度T之内(亦即当数据路径430-k导通时)，子控制电路405-k将比较器120的目前输出值(位元Dk+1)写入存储器410-k，同时控制比较器120的输出端经由数据路径430-k耦接到电容Ck的下板，使得电容Ck的下板的电压与比较器120的目前输出值有关(亦即使得电容Ck的下板的电压受比较器120的目前输出值控制)(步骤S520)。在开关440-k导通且开关450-k不导通的上述的时间长度T之内，电容Ck的下板的电压及子控制信号Gk与位元Dk+1有关，但与存储器410-k的存储值无关。换言之，子控制电路405-k在更新存储器410-k的存储值的同时，亦根据比较器120的目前输出值控制电容Ck下板的电压，因此可以提早切换电容Ck下板的电压(亦即克服存储器410-k所造成的延迟)。
[0045] 接下来，开关450-k导通且开关440-k不导通(亦即时间长度T结束)，数据路径430-k形成断路；此时子控制电路405-k停止将比较器120的输出端通过数据路径430-k耦接至电容Ck的下板，以控制电容Ck的下板的电压与比较器120的目前输出值无关(亦即电容Ck的下板的电压不受比较器120的目前输出值控制)(步骤S530)。子控制电路405-k通过控制开关450-k导通且开关440-k不导通来控制存储器410-k的输出端经由开关SWk耦接电容Ck的下板，使电容Ck下板的电压与存储器410-k的存储值有关(亦即电容Ck下板的电压受存储器
410-k的存储值控制)(步骤S540)。
[0046] 如上所述，由于数据路径430-k因不包含任何存储器而具有较小的延迟，因此电容Ck的下板的电压得以更早被切换，使SAR ADC的速度及效能得到提升。上述的时间长度T可以是从比较器120完成比较至位元Dk+1成功写入存储器410-k所经历的时间，所以实作上时间长度T可以依据存储器410-k的写入速度作调整。
[0047] 图6为电容的下板电压的模拟图。曲线610为比较器120的输出值、曲线620及曲线630为电容下板的电压，其中曲线620对应于本发明的控制电路，曲线630对应于现有的控制电路。如图所示，当比较器120完成比较时(时间T1)，本发明的控制电路及控制方法可以使电容的下板的电压立即变化，而现有电路的电容下板的电压则必须到时间T2才会开始变化，证明本发明确实可以提高SAR ADC的速度，进而提升效能。时间T2及时间T1的时间差实质上等于数据路径所旁通掉的元件所造成的总延迟。
[0048] 图7为本发明的子控制电路的另一实施例的电路图。子控制电路705-k用来根据位元Dk+1产生子控制信号Gk，且包含存储器410-k、缓冲器420-k、数据路径730-k、开关740-k及开关750-k。缓冲器420-k耦接于存储器410-k与开关750-k之间。子控制电路705-k的数据路径730-k旁路存储器410-k及缓冲器420-k；换句话说，数据路径730-k包含开关740-k但不包含任何存储器及缓冲器。相较于子控制电路405-k，因为数据路径730-k旁路更多元件，所以子控制电路705-k可以使SAR ADC有更高的速度。
[0049] 图8为本发明的子控制电路的另一实施例的电路图。子控制电路805-k用来根据位元Dk+1产生子控制信号Gk，且包含存储器410-k、缓冲器420-k、缓冲器810-k、数据路径830-k、开关740-k及开关750-k。缓冲器810-k耦接于开关740-k与开关SWk之间。数据路径830-k包含开关740-k及缓冲器810-k，但不包含任何存储器。缓冲器810-k包含至少一个反相器，用来提升数据路径830-k上的信号的驱动能力。
[0050] 由于本技术领域技术人员可通过本公开的装置发明的公开内容来了解本公开的方法发明的实施细节与变化，因此，为避免赘文，在不影响该方法发明的公开要求及可实施性的前提下，重复的说明在此予以省略。请注意，前述附图中，元件的形状、尺寸、比例以及步骤的顺序等仅为示意，是供本技术领域技术人员了解本发明之用，非用以限制本发明。
[0051] 虽然本发明的实施例如上所述，然而所述实施例并非用来限定本发明，本技术领域技术人员可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的
专利保护范围，换言之，本发明的专利保护范围须视本说明书的
权利要求所界定者为准。
