用于多端口物理层(PHY)的锁相环(PLL)的共享控制专利检索-调谐电路信号处理专利检索查询-专利查询网

用于多端口物理层(PHY)的锁相环(PLL)的共享控制

阅读：876发布：2020-05-08

专利汇可以提供用于多端口物理层(PHY)的锁相环(PLL)的共享控制专利检索，专利查询，专利分析的服务。并且公开了用于多端口物理层(PHY)的锁相环(PLL)的共享控制的方法和系统。在一个方面，仲裁逻辑电路被耦合至共享锁相环 (PLL)的多端口PHY的各端口。在接收到所共享PLL要被重置的指示之际，该仲裁逻辑电路命令共享该PLL的各端口进入对所共享PLL的任何重置在它们的操作中将具有最小或没有影响的状态。以此方式，包括多端口PHY的集成电路(IC)可被配置有仅一个PLL和相关联时钟生成逻辑以为其端口中的一些或全部端口提供时钟信号，从而减小其半导体面积和功耗。此外，多端口PHY的各端口可以彼此独立地操作，从而消除与具有所共享PLL相关联的任何配置和/或互操作性问题。，下面是用于多端口物理层(PHY)的锁相环(PLL)的共享控制专利的具体信息内容。

权利要求

1.一种用于控制多端口物理层(PHY)的方法，包括：
由耦合至多端口PHY的多个端口控制器并耦合至所述多端口PHY的锁相环(PLL)的仲裁逻辑电路响应于来自所述多个端口控制器中的第二端口控制器的PLL重置请求而向所述多个端口控制器中的第一端口控制器提供进入低功率模式的命令；以及
由所述仲裁逻辑电路响应于所述第一端口控制器已经进入所述低功率模式的指示而向所述PLL提供PLL重置命令。
2.如权利要求1所述的方法，其特征在于，所述第一端口控制器独立于所述第二端口控制器。
3.如权利要求1所述的方法，其特征在于，所述多个端口控制器中的每个端口控制器独立于所述多个端口控制器中的所有其他端口控制器。
4.如权利要求1所述的方法，其特征在于，所述第一端口控制器和所述第二端口控制器被耦合至所述PLL。
5.如权利要求1所述的方法，其特征在于，所述多个端口控制器被耦合至所述PLL。
6.如权利要求1所述的方法，其特征在于，所述第一端口控制器和所述第二端口控制器对应于相异的快速外围组件接口(PCIe)链路通道。
7.如权利要求1所述的方法，其特征在于，进一步包括：
由所述仲裁逻辑电路响应于所述PLL被重置的指示而向所述第一端口控制器提供退出所述低功率模式的命令。
8.如权利要求1所述的方法，其特征在于，所述多个端口控制器被耦合至所述PLL以生成对应的多个时钟信号，并且所述多个端口控制器中的每个端口控制器独立于所述多个端口控制器中的所有其他端口控制器，所述方法进一步包括：
由所述仲裁逻辑电路响应于来自所述第二端口控制器的所述PLL重置请求而向除所述第一端口控制器之外的所述多个端口控制器提供进入所述低功率模式的命令。
9.如权利要求8所述的方法，其特征在于，进一步包括：由所述仲裁逻辑电路响应于所述PLL被重置的指示而向所述多个端口控制器提供退出所述低功率模式的命令。
10.如权利要求1所述的方法，其特征在于，进一步包括：从所述仲裁逻辑电路向端口PHY提供进入所述低功率模式的PHY命令。
11.如权利要求1所述的方法，其特征在于，进一步包括：从所述仲裁逻辑电路向端口PHY提供退出所述低功率模式的PHY命令。
12.一种集成电路(IC)，包括：
仲裁逻辑电路；
锁相环(PLL)，其被耦合至所述仲裁逻辑电路；以及
多端口物理层(PHY)的多个端口控制器，其中所述多个端口控制器中的至少第一端口控制器和第二端口控制器被耦合至所述PLL；
所述仲裁逻辑电路被配置成：
响应于来自所述第二端口控制器的PLL重置请求而向所述第一端口控制器提供进入低功率模式的命令；以及
响应于所述第一端口控制器已经进入所述低功率模式的指示而向所述PLL提供PLL重置命令。
13.如权利要求12所述的IC，其特征在于，所述第一端口控制器被配置成独立于所述第二端口控制器而操作。
14.如权利要求12所述的IC，其特征在于，所述第一端口控制器和所述第二端口控制器被耦合至所述PLL。
15.如权利要求12所述的IC，其特征在于，所述第一端口控制器和所述第二端口控制器被配置成作为相异的快速外围组件接口(PCIe)链路通道进行操作。
16.如权利要求12所述的IC，其特征在于，所述仲裁逻辑电路被进一步配置成：响应于所述PLL被重置的指示而向所述第一端口控制器提供退出所述低功率模式的命令。
17.如权利要求12所述的IC，其特征在于，进一步包括与所述多个端口控制器中的第一端口控制器相关联的第一端口PHY。
18.如权利要求17所述的IC，其特征在于，所述仲裁逻辑电路被进一步配置成：指令所述第一端口PHY进入所述低功率模式。
19.如权利要求18所述的IC，其特征在于，所述仲裁逻辑电路被进一步配置成：指令所述第一端口PHY退出所述低功率模式。
20.如权利要求12所述的IC，其特征在于，所述IC被集成到选自包括以下各项的组的设备中：机顶盒；娱乐单元；导航设备；通信设备；固定位置数据单元；移动位置数据单元；移动电话；蜂窝电话；计算机；便携式计算机；台式计算机；个人数字助理(PDA)；监视器；计算机监视器；电视机；调谐器；无线电；卫星无线电；音乐播放器；数字音乐播放器；便携式音乐播放器；数字视频播放器；视频播放器；数字视频碟(DVD)播放器；以及便携式数字视频播放器。
21.一种集成电路(IC)，包括：
用于仲裁对用于生成时钟信号的装置的重置的装置，所述用于生成时钟信号的装置被耦合至所述用于仲裁重置的装置；以及
多个用于控制多端口物理层(PHY)的端口的装置，其中所述多个用于控制端口的装置中的至少用于控制第一端口的第一装置和用于控制第二端口的第二装置被耦合至所述用于生成时钟信号的装置；
所述用于仲裁重置的装置被配置成：
响应于来自所述用于控制第二端口的第二装置的锁相环(PLL)重置请求而向所述用于控制第一端口的第一装置提供进入低功率模式的命令；以及
响应于所述用于控制第一端口的第一装置已经进入所述低功率模式的指示而向所述用于生成时钟信号的装置提供PLL重置命令。
22.如权利要求21所述的IC，其特征在于，所述用于控制第一端口的第一装置被配置成独立于所述用于控制第二端口的第二装置而操作。
23.如权利要求21所述的IC，其特征在于，所述用于控制第一端口的第一装置和所述用于控制第二端口的第二装置被耦合至所述PLL。
24.如权利要求21所述的IC，其特征在于，所述用于控制第一端口的第一装置和所述用于控制第二端口的第二装置被配置成作为相异的快速外围组件接口(PCIe)链路通道进行操作。
25.如权利要求21所述的IC，其特征在于，所述用于仲裁重置的装置被进一步配置成：
响应于所述PLL被重置的指示而向所述用于控制第一端口的第一装置提供退出所述低功率模式的命令。

说明书全文

用于多端口物理层(PHY)的锁相环(PLL)的共享控制

[0001] 优先权申请

[0002] 本申请要求于2015年4月6日提交的题为“SHARED CONTROL OF A PHASE LOCKED LOOP(PLL)FOR A MULTI-PORT PHYSICAL LAYER(PHY) (用于多端口物理层(PHY)的锁相环(PLL)的共享控制)”的美国专利申请序列号14/679,436的优先权，该申请通过援引全部纳入于此。

[0003] 背景

[0004] I.公开领域

[0005] 本公开的技术一般涉及由多个设备共享的锁相环(PLL)。II.背景技术

[0006] 计算设备内的各电路一般根据特定总线标准(例如，高速外围组件互连 (PCIe)、通用串行总线(USB)版本3(USB3)等)通过总线进行通信。各电路与总线之间的接口一般被称为电路用来通信的通信协议栈的物理层 (PHY)PHY是开放系统互连模型(OSI模型)的第一层。PHY处理不同设备之间的比特级传输并且支持连接到物理介质的电气或机械接口以用于同步通信。

[0007] 根据特定总线标准操作的总线可以具有用于连接系统的各集成电路(IC) (例如，中央处理单元(CPU)、存储器、通信模块等)的多个链路。例如，第一IC上的PHY端口通过对应链路向第二IC上的PHY端口传送数据分组和/ 或从该第二IC上的PHY端口接收数据分组。包括通信链路的这两个端口可以具有一个或多个通道；每个通道被用作第一与第二IC之间的全双工通信信道。第一与第二IC之间的吞吐量可以通过增大对应链路的通道数目来增大。当使用多个通道时，通过多通道链路传送的数据分组可以由传送方元件跨多个通道交织并且在接收方元件处被重组。

[0008] 在一些实例中，使用总线的IC的PHY可以是多端口PHY。多端口PHY 的每个端口被配置成独立于该多端口PHY的其他端口操作。每个端口被连接到总线的相异链路，使得每个端口可以与多端口PHY的其他端口并发地、但独立于这些端口地工作。在许多实例中，多端口PHY的多个端口将需要一时钟信号以用于通过它们对应的链路进行通信。相应地，每个端口将包括锁相环 (PLL)和其他时钟逻辑来生成对应时钟信号。然而，具有用于每个端口的PLL 和其他时钟逻辑增大了IC中的面积和功耗。因此，在面积和功耗有限的应用中，IC的多端口PHY的一些或全部端口可被配置成共享单个PLL，从而提供减小的半导体面积和功耗。

[0009] 然而，共享PLL可能导致问题，因为所共享PLL中未预期的变化可能影响共享该PLL的各端口中的一者或多者。例如，如果多端口PHY的端口导致对所共享PLL的重置或重新初始化，则共享该PLL的各其他端口中的一些或全部端口可能经历通信错误和/或数据丢失。

[0010] 公开概述

[0011] 本详细描述中所公开的各方面包括用于多端口物理层(PHY)的锁相环 (PLL)的共享控制。具体而言，根据本公开的示例性方面的仲裁逻辑电路被耦合至共享PLL的多端口PHY的各端口。在接收到所共享PLL要被各端口中的一者重置或重新初始化的指示之际，仲裁逻辑电路命令共享该PLL的各其他端口进入对所共享PLL的重置在它们的操作中将具有最小或没有不利影响的状态。以此方式，包括多端口PHY的集成电路(IC)可被配置有仅一个PLL 和相关联时钟逻辑以为其端口中的一些或全部端口提供时钟信号，从而减小系统的半导体面积和功耗。此外，多端口PHY的各端口可以其他方式彼此独立地操作，从而消除与具有所共享PLL相关联的任何配置和/或互操作性问题。

[0012] 就此而言，在一个方面，提供了一种用于控制多端口PHY的方法。该方法包括：由耦合至多端口PHY的多个端口控制器并耦合至该多端口PHY的PLL 的仲裁逻辑电路响应于来自该多个端口控制器中的第二端口控制器的PLL重置请求而向该多个端口控制器中的第一端口控制器提供进入低功率模式的命令。该方法进一步包括：由该仲裁逻辑电路响应于第一端口控制器已经进入低功率模式的指示而向PLL提供PLL重置命令。

[0013] 在另一方面，提供了一种IC。该IC包括仲裁逻辑电路、耦合至该仲裁逻辑电路的PLL、以及多端口PHY的多个端口控制器，其中该多个端口控制器中的至少第一端口控制器和第二端口控制器被耦合至该PLL。该仲裁逻辑电路被配置成：响应于来自第二端口控制器的PLL重置请求而向第一端口控制器提供进入低功率模式的命令；以及响应于该第一端口控制器已经进入该低功率模式的指示而向PLL提供PLL重置命令。

[0014] 在另一方面，提供了一种IC。该IC包括：用于仲裁对用于生成时钟信号的装置的重置的装置，该用于生成时钟信号的装置被耦合至该用于仲裁重置的装置。该IC还包括：多个用于控制多端口PHY的端口的装置，其中该多个用于控制端口的装置中的至少用于控制第一端口的第一装置和用于控制第二端口的第二装置被耦合至用于生成时钟信号的装置。该用于仲裁重置的装置被配置成：响应于来自用于控制第二端口的第二装置的PLL重置请求而向用于控制第一端口的第一装置提供进入低功率模式的命令；以及响应于用于控制第一端口的第一装置已经进入该低功率模式的指示而向用于生成时钟信号的装置提供PLL重置命令。

[0015] 附图简述

[0016] 图1是包括示例性多端口物理层(PHY)的示例性集成电路(IC)的框图；

[0017] 图2是解说用于重置锁相环(PLL)的示例性过程的流程图；

[0018] 图3是解说示例性PHY通信的消息序列图；

[0019] 图4是解说用于重置PLL的另一示例性过程的流程图；

[0020] 图5是解说另一示例性PHY通信的消息序列图；以及

[0021] 图6是可以包括示例性IC的基于处理器的示例性系统的框图，该示例性 IC包括图1的示例性多端口PHY。

[0022] 详细描述

[0023] 现在参照附图，描述了本公开的若干示例性方面。措辞“示例性”在本文中用于表示“用作示例、实例或解说”。本文中所描述为“示例性”的任何方面不必被解释为优于或胜过其他方面。

[0024] 本详细描述中所公开的各方面包括用于多端口物理层(PHY)的锁相环 (PLL)的共享控制。具体而言，根据本公开的示例性方面的仲裁逻辑电路被耦合至共享PLL的多端口PHY的各端口。在接收到所共享PLL要被各端口中的一者重置或重新初始化的指示之际，仲裁逻辑电路命令共享该PLL的各其他端口进入对所共享PLL的重置在它们的操作中将具有最小或没有不利影响的状态。以此方式，包括多端口PHY的集成电路(IC)可被配置有仅一个PLL 和相关联时钟逻辑以为其端口中的一些或全部端口提供时钟信号，从而减小系统的半导体面积和功耗。此外，多端口PHY的各端口可以其他方式彼此独立地操作，从而消除与具有所共享PLL相关联的任何配置和/或互操作性问题。

[0025] 在叙述本公开的示例性方面之前，提供了对端口的定义，使得这种非标准术语被适当地解读。如本文中所使用的，端口是使用总线链路来与系统的其他 IC进行通信的IC的组件。在示例性方面，链路可以是单通道链路。然而，本公开并不限于此，并且链路可以是多通道链路，而不背离本公开的精神。此外， IC的每个端口独立于同一IC内的其他端口传送/接收数据，并且由此，属于不同端口的通道上的数据是不相互关联的。

[0026] 就此而言，图1是包括示例性多端口PHY系统102的IC 100的框图。多端口PHY系统102包括多端口PHY 104、各自具有相关联端口(未解说)的第一端口控制器106、第二端口控制器108和第三端口控制器110。这些端口控制器在下文中可被称为用于控制多端口PHY
104的端口的装置。虽然构想了三个端口，但是应当领会，本公开的示例性方面适用于与具有两个或更多个端口的多端口PHY系统联用。返回至图1，IC 100可被集成在例如被配置成通过一个或多个物理层传输技术(包括但不限于电气电子工程师协会(IEEE)802.3 或以太TM
网、IEEE 802.11或Wi-Fi、以及蓝牙 )与其他设备进行通信的设备中。就此而言，第一端口控制器106、第二端口控制器108和第三端口控制器110 中的每一者可以根据此类物理层传输技术中的一者或多者来促成各设备之间的物理层处的通信。

[0027] 继续参照图1，多端口PHY 104包括仲裁逻辑电路112、PLL 114和时钟逻辑116。仲裁逻辑电路112在本公开中可被称为用于仲裁对PLL 114的重置的装置，而PLL 114在本公开中可被称为用于生成时钟信号的装置。多端口PHY 104进一步包括第一端口PHY 118、第二端口PHY 120和第三端口PHY 122。仲裁逻辑电路112被耦合至PLL 114、第一端口PHY 118、第二端口PHY 120 和第三端口PHY 122以仲裁对PLL 114的重置或重新初始化。第一端口PHY 118被配置成与第一端口控制器106进行通信，第二端口PHY 120被配置成与第二端口控制器108进行通信，而第三端口PHY 122被配置成与第三端口控制器110进行通信。

[0028] 继续参照图1，在一示例性方面，端口控制器106、108和110对应于作为相异快速外围组件互连(PCIe)链路通道的端口。PCIe是用于连接硬件设备的计算机总线或扩展卡标准。PCIe基于点对点拓扑，其中单独的串行链路将每个设备连接到根复合体(主机)。两个硬件设备之间的PCIe链路可以包括从一到三十二(32)个通道的任何地方，并且每个通道被用作以8比特“字节”格式在链路端点之间的两个方向上同时传输数据分组的全双工字节流。在一示例性方面，与端口控制器106、108和110中的一者相对应的每个端口与对应单通道链路相关联。然而，本公开并不限于此，并且各端口中与端口控制器106、 108和110中的一者相对应的一些或全部端口可以与多通道链路相关联而不背离本公开的精神。此外，链路中的一些或全部链路(无论单通道还是多通道) 可以在多端口PHY 104与单个远程IC的相异端口之间，或者在多端口PHY 104 与多个相异远程IC的相异端口之间而不背离本公开的精神。又进一步，尽管本公开的讨论涉及兼容PCIe的环境，但是本公开并不限于此，并且本文中所公开的原理可被应用于与其他总线标准(诸如通用串行总线(USB)版本3 (USB3))兼容的环境而不背离本公开的精神。

[0029] 继续参照图1，PLL 114向时钟逻辑116提供PLL信号124以生成时钟信号(CLK)。多端口PHY 104被配置成使得PLL 114是用来提供PLL信号以生成给端口控制器106、108和110以及端口PHY 118、120和122的时钟信号 CLK的唯一PLL，从而消除了对用于端口控制器106、108和110以及端口PHY 118、120和122中的每一者的单独PLL和任何相关联时钟逻辑电路的需要。这允许多端口PHY系统102的半导体面积和功耗的减小。为了在端口控制器 106、
108和110中的一者请求对PLL 114的重置时避免其他端口的问题，仲裁逻辑电路112被配置成协调PLL 114的共享。在图1中解说了各种信号。以下参照图3和5提供了关于这些信号的更多细节。

[0030] 就此而言，图2是解说用于重置图1中所解说的PLL 114的示例性过程200 的流程图。过程200开始于第一端口控制器106确定它需要重置PLL 114(框 202)。此类确定可能例如因为第一端口控制器106处的时钟信号(本文中有时被称为CLK)不再与远程元件同步、对相关联端口的重置已经失败、相关联链路关闭等而作出。第一端口控制器106随后向仲裁逻辑电路112发送请求重置PLL 114的消息(框204)。仲裁逻辑电路112随后向端口控制器106、108 和110广播重置请求命令(框206)。重置请求命令将使得端口控制器106、 108和110结束任何进行中的(诸)事务，清除任何相关联数据，并且进入低功率模式。此外，仲裁逻辑电路112可以向端口PHY 118、120和122广播下电命令，或者端口控制器106、108和110可以向它们相应的PHY发送消息以进入低功率模式，而不背离本公开的精神。

[0031] 继续参照图2，仲裁逻辑电路112接收端口控制器106、108和110已经进入低功率模式的确认(框208)。仲裁逻辑电路112随后发送重置PLL 114的命令(框210)。仲裁逻辑电路112从PLL 114接收确认对PLL 114的重置的信号(框212)。一旦PLL 114已经稳定，仲裁逻辑电路112就向所有端口控制器106、108和110发送唤醒命令(框214)。

[0032] 相应地，端口控制器106、108和110可以彼此独立地操作，从而消除与共享PLL 114和任何相关联时钟逻辑电路相关联的任何配置和/或互操作性问题。具体地，由第二端口控制器108请求的PLL重置将不会导致第一端口控制器106上的PLL信号124(参见图1)的未预期中断。相反，仲裁逻辑电路112 请求端口控制器106、108和110进入到低功率模式中，使得第一端口控制器 106在对PLL 114的重置期间不取决于PLL信号124，并且在对PLL 114的重置之后将第一端口控制器106设置成退出低功率模式。

[0033] 例如，第一端口PHY 118可以针对通过IEEE 802.11/Wi-Fi的通信，第二端口PHY 120可以针对通过蓝牙TM的通信，其与通过第一端口PHY 118的通信相异且不相关，而第三端口PHY 122可以针对与固态设备的通信以用于存储。在此示例中，IC 100将其自身呈现为具有3个独立的PCIe PHY，其可以连接至3个完全不同且全部不相关的高性能设备。此外，从端口控制器106、108 或110中的一者对所共享PLL 114的重置将不会导致多端口PHY 104的各其他端口中的通信错误和/或数据丢失。

[0034] 图3是解说用于图1中所解说的多端口PHY系统102的示例性PHY通信的示例性消息序列图300，其与图2中以流程图形式解说的示例性过程200一致。出于描述示例性消息序列图300的目的，第一端口控制器106和第二端口控制器108共享PLL 114，并且为了清楚起见而非作为限定，省略了第三端口控制器110。在302，第二端口控制器108向仲裁逻辑电路112发送消息 phy_com_reset_b(phy_通信_重置_b)。这可能例如因为第二端口控制器108 已经经历了关于其时钟、或与链路的问题，并且需要重置PLL 114以从该问题恢复而发生。在304，仲裁逻辑电路112向第一端口控制器106发送包含 phy_com_reset_req_a(phy_通信_重置_请求_a)命令的消息以请求第一端口控制器106进入低功率模式。在306，仲裁逻辑电路112向第二端口控制器108 发送包含phy_com_reset_req_b(phy_通信_重置_请求_b)命令的消息以请求第二端口控制器108进入低功率模式。

[0035] 在308，第一端口控制器106向第一端口PHY 118发送消息 phy_powerdown_a(phy_下电_a)以将第一端口PHY 118设置为低功率模式。在310，第二端口控制器108向第二端口PHY 120发送消息phy_powerdown_b (phy_下电_b)以将第二端口PHY 120设置为低功率模式。

[0036] 继续参照图3，在312，第一端口控制器106向仲裁逻辑电路112发送消息phy_com_reset_ack_a(phy_通信_重置_确收_a)以确收重置请求并指示第一端口控制器106已经进入低功率模式。在314，第二端口控制器108向仲裁逻辑电路112发送消息phy_com_reset_ack_b(phy_通信_重置_确收_b)以确收重置请求并指示第二端口控制器108已经进入低功率模式。

[0037] 在316，仲裁逻辑电路112向PLL 114发送消息c_reset(c_重置)以重置 PLL 114。在318，PLL 114向仲裁逻辑电路112发送消息c_ready(c_就绪)以指示PLL 114已经完成重置并准备好向时钟逻辑116提供PLL信号124以生成 CLK信号。在320，仲裁逻辑电路112向第二端口PHY 120发送消息c_ready_b (c_就绪_b)，并且在322，仲裁逻辑电路112向第一端口PHY 118发送消息 c_ready_a(c_就绪_a)以分别使第二端口PHY 120和第一端口PHY 118上电。在324，仲裁逻辑电路112对去往第二端口控制器108的消息 phy_com_reset_req_b解除断言，并且在326，仲裁逻辑电路112对去往第一端口控制器106的消息phy_com_reset_req_a解除断言以向端口控制器106和108 指示对PLL 114的重置已经完成。这允许端口控制器
106和108使用由时钟逻辑116基于PLL信号124生成的CLK信号进行操作。

[0038] 在图2中的示例性过程200中以及在图3中的示例性消息序列图300中所解说的本公开的方面，仲裁逻辑电路112向端口控制器106、108和110广播重置请求命令(框206以及在304、306)，但是不向端口PHY 118、120和122 提供下电的命令。在本公开的该方面，端口控制器106、108和110被配置成向它们相应的端口PHY 118、120和122提供phy_powerdown_x(phy_下电_x) 命令，如图3中在308和310所示的。然而，使端口PHY 118、120和122下电的过程可以由仲裁逻辑电路112执行，而不背离本公开的精神。

[0039] 就此而言，图4是解说用于重置图1中所解说的PLL 114的示例性过程400 的流程图，其中使端口PHY 118、120和122下电的过程由仲裁逻辑电路112 执行。过程400开始于第一端口控制器106确定它需要重置PLL 114(框402)。此类确定可能例如因为第一端口控制器106处的时钟信号不再与远程元件同步、对相关联端口的重置已经失败、相关联链路关闭等而作出。第一端口控制器106随后向仲裁逻辑电路112发送请求重置PLL 114的消息(框404)。仲裁逻辑电路112随后向端口控制器106、108和110广播重置请求命令(框406)。重置请求命令将使得端口控制器106、108和110结束任何进行中的(诸)事务，清除任何相关联数据，并且进入低功率模式。仲裁逻辑电路112随后接收端口控制器106、108和110已经进入低功率模式的确认(框408)。

[0040] 仲裁逻辑电路112随后向端口PHY 118、120和122广播命令以迫使端口 PHY 118、120和122下电(框410)。仲裁逻辑电路112接收端口PHY 118、 120和122已经进入低功率模式的确认(框412)。

[0041] 仲裁逻辑电路112随后发送重置PLL 114的命令(框414)。仲裁逻辑电路112从PLL 114接收确认对PLL 114的重置的信号(框416)。一旦PLL 114 已经稳定，仲裁逻辑电路112就向所有端口控制器106、108和110以及端口 PHY 118、120和122发送唤醒命令(框418)。

[0042] 相应地，端口控制器106、108和110可以彼此独立地操作，从而消除与共享PLL 114和任何相关联时钟逻辑电路相关联的任何配置和/或互操作性问题。具体地，由第二端口控制器108请求的PLL重置将不会导致第一端口控制器106上的PLL信号124(参见图1)的未预期中断。相反，仲裁逻辑电路112 请求端口控制器106、108和110以及端口PHY 118、120和122进入到低功率模式中，使得第一端口控制器106在对PLL 114的重置期间不取决于PLL信号 124，并且在对PLL 114的重置之后将第一端口控制器106设置成退出低功率模式。由此，例如，第一端口PHY 118可以针对通过IEEE 802.11或Wi-Fi的通信，其独立于通过第二端口PHY 120的通信，通过第二端口PHY 120的通信可以针对通过蓝牙TM的通信，其与通过第一端口PHY 118的通信相异且不相关。由此，从第二端口控制器对共享PLL的重置将不会导致多端口PHY的各其他端口中的通信错误和/或数据丢失。

[0043] 图5是解说用于图1中所解说的多端口PHY系统102的示例性PHY通信的示例性消息序列图500，其与图4中以流程图形式解说的示例性过程400一致。出于描述示例性消息序列图500的目的，第一端口控制器106和第二端口控制器108共享PLL 114，并且为了清楚起见而非作为限定，省略了第三端口控制器110。在502，第二端口控制器108向仲裁逻辑电路112发送消息 phy_com_reset_b。这可能例如因为第二端口控制器108已经经历了关于其时钟、或与链路的问题，并且需要重置PLL 114以从该问题恢复而发生。在504，仲裁逻辑电路112向第一端口控制器106发送包含phy_com_reset_req_a命令的消息以请求第一端口控制器106进入低功率模式。在506，仲裁逻辑电路112向第二端口控制器108发送包含phy_com_reset_req_b命令的消息以请求第二端口控制器108进入低功率模式。

[0044] 在508，第一端口控制器106向仲裁逻辑电路112发送消息 phy_com_reset_ack_a以确收重置请求并指示第一端口控制器106已经进入低功率模式。在510，第二端口控制器108向仲裁逻辑电路112发送消息 phy_com_reset_ack_b以确收重置请求并指示第二端口控制器108已经进入低功率模式。

[0045] 在该情形中，第一端口控制器106和第二端口控制器108未被配置成使它们相应的PHY下电。就此而言，在512，仲裁逻辑电路112向第二端口PHY 120 发送消息force_powerdown_b(迫使_下电_b)以将第二端口PHY 120设置为低功率模式。在514，仲裁逻辑电路112向第一端口PHY 118发送消息 force_powerdown_a(迫使_下电_a)以将第一端口PHY 118设置为低功率模式。由此，端口控制器106和108、以及端口PHY 118和120处于低功率模式中，使得PLL 114可以在没有通信错误和/或数据丢失的情况下被重置。

[0046] 在516，仲裁逻辑电路112向PLL 114发送消息c_reset以重置PLL 114。在518，PLL 114向仲裁逻辑电路112发送消息c_ready以指示PLL 114已经完成重置并准备好向时钟逻辑116提供PLL信号124以生成CLK信号。在520，仲裁逻辑电路112向第二端口PHY 120发送消息c_ready_b，并且在522，仲裁逻辑电路112向第一端口PHY 118发送消息c_ready_a以分别使第二端口PHY 120和第一端口PHY 118上电。在524，仲裁逻辑电路112对去往第二端口控制器108的phy_com_reset_req_b解除断言，并且在526，仲裁逻辑电路112 对去往第一端口控制器106的phy_com_reset_req_a解除断言以向端口控制器 106和108指示对PLL 114的重置已经完成。这允许端口控制器106和108使用由时钟逻辑116基于PLL信号124生成的CLK信号进行操作。

[0047] 根据本文中所公开的各方面的用于多端口PHY的PLL的共享控制可被提供在或集成到任何基于处理器的设备中。不作为限定的示例包括机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、计算机、便携式计算机、台式计算机、个人数字助理(PDA)、监视器、计算机监视器、电视机、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频碟(DVD)播放器、以及便携式数字视频播放器。

[0048] 就此而言，图6解说了可以采用包括图1中所解说的示例性多端口PHY 系统102的IC 100的基于处理器的系统600的示例。在此示例中，基于处理器的系统600包括一个或多个中央处理单元(CPU)602，其各自包括一个或多个处理器604。(诸)CPU 602可以是主设备。(诸)CPU 602可具有耦合至(诸) 处理器604以用于对临时存储的数据进行快速访问的高速缓存存储器606。 (诸)CPU 602被耦合至系统总线608，且可以将基于处理器的系统600中所包括的主设备和从设备相互耦合。如众所周知的，(诸)CPU 602通过在系统总线608上交换地址、控制、以及数据信息来与这些其他设备通信。例如，(诸) CPU 602可向作为从设备的示例的存储器控制器610传达总线事务请求。尽管未在图6中解说，但是可以提供类似于系统总线608的多个系统总线，其中多个系统总线中的每一者构成不同织构。

[0049] 其他主设备和从设备可被连接到系统总线608。如图6中所解说的，作为示例，这些设备可以包括存储器系统612、一个或多个输入设备614、一个或多个输出设备616、一个或多个网络接口设备618、以及一个或多个显示控制器620。(诸)输入设备614可以包括任何类型的输入设备，包括但不限于输入键、开关、语音处理器等。(诸)输出设备616可以包括任何类型的输出设备，包括但不限于音频、视频、其他视觉指示器等。(诸)网络接口设备618 可以是被配置成允许往来于网络622的数据交换的任何设备。网络622可以是任何类型的网络，包括但不限于有线或无线网络、私有或公共网络、局域网 (LAN)、无线局域网(WLAN)、广域网(WAN)、蓝牙TM网络、以及因特网。(诸)网络接口设备618可以被配置成支持所期望的任何类型的通信协议。存储器系统612可包括一个或多个存储器单元623(0-N)。

[0050] (诸)CPU 602还可被配置成在系统总线608上访问(诸)显示控制器620 以控制发送给一个或多个显示器624的信息。(诸)显示控制器620经由一个或多个视频处理器626向(诸)显示器624发送要显示的信息，视频处理器626 将要显示的信息处理成适于(诸)显示器624的格式。(诸)显示器624可包括任何类型的显示器，包括但不限于阴极射线管(CRT)、液晶显示器(LCD)、等离子显示器、发光二极管(LED)显示器等。

[0051] 本领域技术人员将领会，尽管已经相对于兼容PCIe的环境描述了本公开，但是本公开并不限于此，并且本文中所公开的原理可被应用于与其他总线标准 (诸如通用串行总线(USB)版本3(USB3))兼容的环境而不背离本公开的精神。

[0052] 本领域技术人员将进一步领会，结合本文中所公开的各方面描述的各种解说性逻辑块、模块、电路和算法可被实现为电子硬件、存储在存储器中或另一计算机可读介质中并由处理器或其它处理设备执行的指令、或这两者的组合。作为示例，本文所描述的主设备和从设备可用在任何电路、硬件组件、IC、或 IC芯片中。本文中所公开的存储器可以是任何类型和大小的存储器，并且可被配置成存储所期望的任何类型的信息。为了清楚地解说这种可互换性，各种解说性组件、框、模块、电路和步骤在上文已经以其功能性的形式一般性地作了描述。此类功能性如何被实现取决于具体应用、设计选择、和/或加诸于整体系统上的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本公开的范围。

[0053] 结合本文中所公开的各方面描述的各种解说性逻辑块、模块、以及电路可用被设计成执行本文所描述的功能的处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、分立的门或晶体管逻辑、分立的硬件组件、或其任何组合来实现或执行。处理器可以是微处理器，但在替换方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器还可以被实现为计算设备的组合(例如DSP与微处理器的组合、多个微处理器、与DSP核协作的一个或多个微处理器、或任何其他此类配置)。

[0054] 本文中所公开的各方面可被实施在硬件和存储在硬件中的指令中，并且可驻留在例如随机存取存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦可编程ROM(EEPROM)、寄存器、硬盘、可移动盘、CD-ROM、或本领域中所知的任何其它形式的计算机可读介质中。示例性存储介质被耦合至处理器，以使得处理器能从/向该存储介质读取/写入信息。在替换方案中，存储介质可以被整合到处理器。处理器和存储介质可驻留在 ASIC中。ASIC可驻留在远程站中。在替换方案中，处理器和存储介质可作为分立组件驻留在远程站、基站或服务器中。

[0055] 还注意到，本文任何示例性方面中所描述的操作步骤是为了提供示例和讨论而被描述的。所描述的操作可按除了所解说的顺序之外的众多不同顺序来执行。此外，在单个操作步骤中描述的操作实际上可在多个不同步骤中执行。另外，示例性方面中讨论的一个或多个操作步骤可被组合。应理解，如对本领域技术人员显而易见地，在流程图中解说的操作步骤可进行众多不同的修改。本领域技术人员还将理解，信息和信号可使用各种不同技术和技艺中的任何一种来表示。例如，贯穿上面说明始终可能被述及的数据、指令、命令、信息、信号、比特、码元、以及码片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子、或其任何组合来表示。

[0056] 提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员而言将容易是显而易见的，并且本文中所定义的普适原理可被应用到其他变型而不会脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例和设计，而是应被授予与本文中所公开的原理和新颖特征一致的最广义的范围。

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