이산 웨이브렛(wavelet) 변환기 및 그 구동 방법

본 발명은 VLSI의 구조에 관한 것으로, 특히 웨이브렛(Wavelet) 변환의 특성을 이용한 이산 Wavelet 변환기 및 그 구동 방법에 관한 것이다.

영상 신호를 통신망에서 전송할 때 막대한 양의 데이터 처리 때문에 데이터의 압축이 필수적이게 되었고, 이를 위한 여러 가지 압축기술이 개발되고 연구되어 왔다. 그 중 이산 Wavelet 변환은 영상 압축 분야에서 그 우수성이 인정되어 신호 처리 분야에서 상당히 주목받고 있다. 그러나 이산 Wavelet 변환은 변환 방식의 복잡성 때문에 하드웨어의 구현 시 여러 가지 사항들을 고려하여야 하는 어려움이 따른다. 그리고 영상의 실시간 처리를 위해서는 하드웨어의 동작 속도가 빨라야 하고, 하드웨어의 제작 비용을 적게 하기 위해서는 작은 면적으로 구현 가능한 VLSI 구조가 요구된다.

Wavelet 변환을 하드웨어로 구현하기 위해서는 동작 클럭의 속도, 사용되는 곱셈기와 덧셈기의 수, 중간 값을 저장하기 위한 레지스터의 수, 회로 내부의 연결선(interconnection)의 복잡성 등이라는 많은 사항들이 고려되어야 한다.

이산 Wavelet 변환기의 VLSI 구조의 설계 기술 분야의 종래 기술은 다음과 같다.

(1) 포울딩(Folding) 기법을 이용한 구조.

(2) 디지트-시리얼(Digit-serial) 기법을 이용한 구조.

(3) 시스토릭 어레이(Systolic array)를 이용한 구조.

포울딩(Folding) 기법을 이용한 구조는 레이턴시(latency)가 우수하나 회로의 연결도(interconnection)가 복잡하여 설계 칩의 크기가 커지고 필터의 크기와 옥타브 수에 따라 쉽게 확장하지 못한다.

디지트-시리얼(Digit-serial) 구조는 회로의 연결도는 단순하나 레이턴시(latency)가 길고 데이터 워드(Data word)의 제한이 있으며 특정한 회로가 더 필요하다.

시스토릭 어레이(Systolic array)를 이용한 구조는 규칙성이 있으나 사용되는 레지스터의 수가 많다는 단점이 있다.

따라서, 본 발명에서는 포울딩(Folding) 기법의 장점인 짧은 레이턴시(latency)를 유지하면서 레지스터의 수와 동작 클럭의 속도를 향상시킬 수 있는 이산 Wavelet 변환기 및 그 구동 방법을 제공하는데 그 목적이 있다.

상술한 목적을 달성하기 위한 본 발명에 따른 이상 웨이브렛 변환기는 외부의 신호와 재배열 블록에서 출력되는 신호를 입력하여 고역 및 저역 통과 필터로 동시에 출력하는 입력 인터페이스와, 상기 입력 인터페이스에 입력된 신호에 따라 이븐 필터링 및 오드 필터링 중 어느 하나를 수행하여 생성된 신호를 재배열 블록으로 출력하는 저역 통과 필터와, 상기 입력 인터페이스에서 입력된 신호에 따라 이븐 필터링 및 오드 필터링 중 어느 하나를 수행하여 생성된 신호를 출력하는 고역 통과 필터와, 상기 저역 통과 필터에서 출력된 신호를 입력하여 원하는 순서로 재배열하여 입력 인터페이스로 출력하는 재배열 블록과, 상기 재배열 블록에 제어 신호를 입력하여 재배열 동작을 제어하는 제어 신호 블록과, 상기 고역 통과 필터의 출력 신호를 입력하� �� 필터의 연산 순서에 따라 필터 출력을 선택하는 출력 스위치로 이루어진 것을 특징으로 한다.

또한, 상술한 목적을 달성하기 위한 본 발명에 따른 이산 웨이브렛 변환기의 구동 방법은 외부의 신호와 재배열 회로에서 출력되는 신호를 입력 인터페이스에서 입력하여 고역 및 저역 통과 필터로 동시에 출력하는 단계와, 상기 입력 인터페이스의 신호를 입력한 저역 통과 필터에서 이븐 필터링 및 오드 필터링 중 어느 하나를 수행하여 생성된 신호를 재배열 블록으로 출력하는 단계와, 상기 입력 인터페이스의 신호를 입력한 고역 통과 필터에서 이븐 필터링 및 오드 필터링 중 어느 하나를 수행하여 생성된 신호를 출력 스위치로 출력하는 단계와, 상기 저역 통과 필터의 신호를 입력한 재배열 블록에서 제어 신호 블록의 제어 신호에 따라 상기 신호를 원하는 순서로 재배열하여 입력 인터페이스로 출력하는 단계와, 상기 고역 통과 필터의 신호를 입 력한 출력 스위치에서 필터의 연산 순서에 따라 선택적으로 출력하는 단계로 이루어진 것을 특징으로 한다.

도 1은 본 발명이 적용되는 이산 wavelet 변환의 일반적인 기능 구조도.

도 2는 본 발명에 따른 이산 wavelet 변환기의 구조도.

도 3은 본 발명에 따른 이산 wavelet 변환기의 입출력 테이블.

도 4는 본 발명에 따른 이산 wavelet 변환기에서 Rearrange 회로의 구조도.

도 5는 본 발명에 따른 이산 wavelet 변환기에서 Rearrange 회로의 Data 흐름을 도시한 테이블.

도 6은 본 발명에 따른 이산 wavelet 변환기에서 Filtering 회로의 구조도.

도 7은 본 발명에 따른 이산 wavelet 변환기에서 Filtering 회로의 Data 흐름을 도시한 테이블.

*도면의 주요부분에 대한 부호의 설명*

21 : 제 1 이븐 필터22 : 제 1 오드 필터

23 : 제 2 이븐 필터24 : 제 2 오드 필터

25 : 재배열 블록26 : 입력 인터페이스

27 : 제어 신호 블록28 : 출력 스위치

첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 1은 본 발명이 적용되는 이산 Wavelet 변환의 일반적인 기능을 설명하기 위한 블록도로서, 옥타브의 깊이가 3인 wavelet 변환의 기능을 나타낸 것이다. wavelet 변환기는 도시된 바와 같이 서브밴드(subband) 부호화의 2수(dyadic) 구조를 가진다. 세 개의 고역통과 필터 블록(11, 13, 15)과 세 개의 저역통과 필터 블록(12, 14, 15)의 필터 연산을 통해 wavelet 변환이 수행된다. 상위 옥타브(octave)의 샘플(sample) 값은 제 1 고역 통과 필터(11) 및 제 1 저역 통과 필터(12)를 거쳐, 제 1 고역통과 필터(11)의 출력은 그대로 wavelet 변환기의 출력 값이 되고, 제 1 저역 통과 필터(12)의 출력은 다운-샘플링(down-sampling) 되어 다음 옥타브의 입력이 된다.

[수학식 1]과 [수학식 2]에서, G(z)는 고역통과 필터의 전달 함수이고, H(z)는 저역통과 필터의 전달 함수이다.

[수학식 1]

G(z) = g ₀ + g ₁ z ^-1 + g ₂ z ^-2 + g ₃ z ^-3

[수학식 2]

H(z) = h ₀ + h ₁ z ^-1 + h ₂ z ^-2 + h ₃ z ^-3

옥타브 1에서 제 1 고역 통과 필터의 연산은 [수학식 3] 내지 [수학식 6]과 같고, 제 1 저역 통과 필터의 연산은 [수학식 7] 내지 [수학식 10]과 같다.

[수학식 3]

b(0) = g ₀ a(0) + g ₁ a(-1) + g ₂ a(-2) + g ₃ a(-3)

[수학식 4]

b(1) = g ₀ a(2) + g ₁ a(1) + g ₂ a(0) + g ₃ a(-1)

[수학식 5]

b(2) = g ₀ a(4) + g ₁ a(3) + g ₂ a(2) + g ₃ a(1)

[수학식 6]

b(3) = g ₀ a(6) + g ₁ a(5) + g ₂ a(4) + g ₃ a(3)

[수학식 7]

c(0) = h ₀ a(0) + h ₁ a(-1) + h ₂ a(-2) + h ₃ a(-3)

[수학식 8]

c(1) = h ₀ a(2) + h ₁ a(1) + h ₂ a(0) + h ₃ a(-1)

[수학식 9]

c(2) = h ₀ a(4) + h ₁ a(3) + h ₂ a(2) + h ₃ a(1)

[수학식 10]

c(3) = h ₀ a(6) + h ₁ a(5) + h ₂ a(4) + h ₃ a(3)

옥타브 2에서 제 2 고역통과 필터의 연산은 [수학식 11] 및 [수학식 12]와 같고, 제 2 저역통과 필터의 연산은 [수학식 13] 및 [수학식 14]와 같다.

[수학식 11]

d(0) = g ₀ c(0) + g ₁ c(-1) + g ₂ c(-2) + g ₃ c(-3)

[수학식 12]

d(1) = g ₀ c(2) + g ₁ c(1) + g ₂ c(0) + g ₃ c(-1)

[수학식 13]

e(0) = h ₀ c(0) + h ₁ c(-1) + h ₂ c(-2) + h ₃ c(-3)

[수학식 14]

e(1) = h ₀ c(2) + h ₁ c(1) + h ₂ c(0) + h ₃ c(-1)

마찬가지로, 옥타브 3에서 제 3 고역통과 필터의 연산은 [수학식 15]와 같고, 제 3 저역통과 필터의 연산은 [수학식 16]과 같다.

[수학식 15]

f(0) = g ₀ e(0) + g ₁ e(-1) + g ₂ e(-2) + g ₃ e(-3)

[수학식 16]

f'(0) = h ₀ e(0) + h ₁ e(-1) + h ₂ e(-2) + h ₃ e(-3)

상술한 [수학식 3] 내지 [수학식 16]의 필터 연산을 살펴보면, 짝수 번째 샘플은 짝수 번째 필터의 계수와 계산되고 홀수 번째 샘플 값은 홀수 번째 필터의 계수와 계산되며, 짝수 번째 샘플이 입력될 때에만 wavelet 변환기의 출력이 생성된다. 따라서 첫 번째 옥타브 필터링(filtering) 사이의 시간, 다시 말하면 홀수 번째 샘플이 입력되는 시간을 이용하여 상위 옥타브를 필터링할 수 있다는 점을 알 수 있다. 이와 같은 필터 연산의 특징 및 각 옥타브에서 수행되는 필터 연산의 유사성을 이용하는 것이 본 발명의 기본 아이디어이다.

도 1의 wavelet 변환기를 구현하는 구조 설계에 있어서, 기존의 구조에서는 입력 값을 지연(delay) 없이 곧바로 처리하므로 동작 클럭의 속도를 결정하는 임계 경로(Critical path)의 처리 시간이 Tm + (N-1)×Ta 이 되는데 비해, 본 발명에서 제안한 구조에서는 임계 경로(Critical path)의 처리 시간이 Tm + Ta이 된다. 따라서 동작 클럭의 속도를 빠르게 할 수 있다. 여기서 Tm은 곱셈기가 처리되는데 걸리는 시간, Ta는 덧셈기가 동작하는데 걸리는 시간, N은 필터 계수의 길이이다. 또한 본 발명에서는 제안한 구조에서는 필터를 이븐(even)와 오드(odd)로 나누기 때문에 사용되는 레지스터의 개수를 독립적으로 사용할 수 있으므로, 이븐(even)와 오드(odd) 필터의 계수 길이가 서로 다를 경우 레지스터의 수가 다른 구조보다 감소되는 효과가 있다.

I. 전반적인 구조

도 2는 본 발명에 따른 이산 Wavelet 변환기의 구조를 도시한 블록도이다. 도시된 바와 같이 제 1 및 제 2 이븐(even) 필터(21, 23), 제 1 및 제 2 오드(odd) 필터(22, 24), 재배열(rearrange) 블록(25), 입력 인터페이스(26), 제어 신호 블럭(27), 출력 스위치(28)로 구성된다.

전반적인 동작은 다음과 같다. 필터는 이븐(even) 부분과 오드(odd) 부분으로 나뉘어 연산을 수행하는 데, 첫번째 옥타브의 필터 입력이 짝수 번째이면 상위 옥타브의 필터 입력은 홀수 번째의 샘플이 되어, 첫번째 옥타브에서는 이븐(even) 필터링이, 상위 옥타브에서는 오드(odd) 필터링이 동시에 연산 된다. 또한 첫번째 옥타브의 샘플 입력이 홀수 번째 이면 상위 옥타브는 짝수 번째 값을 선택하여, 첫번째 옥타브는 오드(odd) 필터링을 수행하고, 상위 옥타브는 이븐(even) 필터링을 수행한다.

도 1과 같이 3개의 옥타브를 갖는 필터링을 2 쌍의 이븐(even) 및 오드(odd) 필터를 사용해 구현하기 위해서는 필터의 연산 시간과 입력 데이터의 순서를 조정하는 작업이 매우 중요한데, 이 역할을 입력 인터페이스(26)와 재배열(rearrange) 블록(25)이 수행한다. 또한 필터의 연산 순서에 맞추어 필터 출력을 선택하는 작업은 출력 스위치(28)가 수행하며, 각 블록들을 제어하는 신호의 생성은 제어 신호 블럭(27)이 수행한다.

II. 입력 인터페이스

입력 부분에서는 외부에서 들어오는 입력과 재배열(Rearrange) 회로에서 나오는 값을 동시에 두개의 필터(저역 통과 및 고역 통과 필터)로 입력시킨다. 만약 외부에서 들어온 입력이 짝수 번째이면 이 입력은 소프트웨어 스위치(switch)에 의해 짝수(even) 필터로 보내지고, 이때 재배열(Rearrange) 회로의 출력 값(상위 옥타브의 출력)은 홀수 번째 인덱스(index)를 가진 값이 되는데 이 값은 소프트웨어 스위치에 의해서 오드(odd) 필터로 보내진다. 또한 외부의 입력이 홀수 번째이면 이 입력은 소프트웨어 스위치에 의해 오드(odd) 필터로 보내지고, 재배열(rearrange) 회로의 출력 값은 짝수 번째 인덱스(index)를 가지며 이븐(even) 필터로 보내진다.

[수학식 3] 내지 [수학식 16]을 보면 입력이 [a(-3), a(-2), a(-1), a(0), a(1), a(2), a(3), … ]일 때, 고역 통과 필터의 출력은 [b(0), b(1), b(2), b(3),… ], [b(0), d(1), … ], [f(0), f(1), … ]이 되고, 출력 스위치(28)에 의한 최종 출력은 [b(0), d(0), b(1), f(0), b(2), d(1), b(3), f'(0),… ]가 된다. 이러한 데이터 흐름을 도표로 나타낸 것이 것이 도 3이다.

도 3은 본 발명에 따른 이산 Wavelet 구조에서의 입출력 테이블이다. 저역 통과 및 고역 통과 필터가 모두 4-탭(tap)이고 옥타브가 3인 경우의 테이블이다. 인덱스(Index)가 4 일 때, 입력 a(4)는 짝수 번째 데이터이므로 이븐(even) 필터로 입력되어 고역 통과 필터의 출력 b(2)가 최종 출력이 된다. 이 때, 오드(odd) 필터의 입력은 재배열(rearrange) 블럭의 출력인 c(1)이며, 저역 통과 필터의 출력 c(2)는 다시 재배열(rearrange) 블럭의 입력이 된다.

인덱스(Index)가 5 일 때, 입력 a(5)는 홀수 번째 데이터이므로 오드(odd) 필터로 입력되고 저역 통과 필터의 출력인 e(1)은 다시 재배열(rearrange) 블럭의 입력이 된다. 이때, 이븐(even) 필터의 입력은 재배열(rearrange) 블럭의 출력인 c(2)가 되어 고역 통과 필터의 출력 d(1)이 최종 출력이 된다.

인덱스(Index)가 6 일 때, 입력 a(6)는 짝수 번째 데이터이므로 이븐(even) 필터로 입력되어 고역 통과 필터의 출력인 b(3)이 최종 출력이 된다. 이 때, 오드(odd) 필터의 입력으로서 재배열(rearrange) 블럭의 출력은 무시되며, 저역 통과 필터의 출력 c(3)는 다시 재배열(rearrange) 블럭의 입력이 된다.

인덱스(Index)가 7일 때, 입력 a(7)는 홀수 번째 데이터이므로 오드(odd) 필터로 입력된다. 이 때, 재배열(rearrange) 블럭의 출력은 f'(0)로서 최종 출력이 되며, 저역 통과 및 고역 통과 필터의 출력은 무시된다.

도 3과 같이 wavelet 변환의 필터 연산은 비규칙적이고 임의적이지만, 도 3의 과정의 하나의 주기가 되어 계속적으로 반복한다. 이러한 비규칙적이고 임의적인 필터 연산을 위해 재배열(rearrange) 블럭이 필요한 것이다.

III. 재배열(rearrange) 블럭

저역 통과 필터의 출력 값은 다음 옥타브의 연산을 위해 재입력된다. 재배열(Rearrange) 블럭은 저역 통과 필터의 출력 값을 원하는 순서로 재배열하여 입력 인터페이스로 보내는 회로이다. 즉 옥타브 1의 입력이 짝수 번째 샘플이면 홀수 번째 인덱스(index)를 가진 필터의 출력 값을 내보내고, 옥타브 1의 입력이 홀수 번째 샘플이면 짝수 번째 인덱스(index)를 가진 필터의 출력 값을 내보내는 역할을 한다.

도 4는 본 발명에 따른 이산 Wavelet 변환기 구조에서 재배열(Rearrange) 회로의 구조를 도시한 블럭도이며, 도 5는 재배열(Rearrange) 회로의 데이터(Data) 흐름을 도시한 테이블이다. 도 4중의 8 × I + n 이라는 표기에서, I는 인덱스(index)의 주기를 표시하는 0 보다 크거나 같은 정수 값으로서 {0, 1, 2, 3,… }의 값을 가지며, n은 인덱스(index)의 값으로서 한 주기 내에 {0, 1, 2, 3, 4, 5, 6, 7}이라는 8개의 값을 갖는다.

도 4는 3단 시프트 레지스터(shift register)로 구성된 재배열 레지스터이다. 옥타브 1의 연산을 위한 제 1 재배열 레지스터(41)는 도 3에서 표시된 한 주기 중에서 마지막 연산(index가 7인 경우)을 제외하고는 저역 통과 필터의 출력을 모두 제 1 레지스터(41)에 저장한다. 옥타브 2의 연산을 위한 제 2 재배열 레지스터(42)는 도 3에서 표시된 한 주기 중에서 인덱스(index)가 {2, 3, 4, 6}인 경우에 제 1 재배열 레지스터(41)의 출력을 제 2 재배열 레지스터(42)에 저장한다. 옥타브 3의 연산을 위한 제 3 재배열 레지스터(43)는 도 3에서 표시된 한 주기 중에서 인덱스(index)가 5인 경우에 제 2 재배열 레지스터(42)의 출력을 제 3 재배열 레지스터(43)에 저장하며, 이 값은 인덱스(index)가 7일 때, wavelet 변환기의 최종 출력이 된다.

도 5는 앞에서 설명한 재배열 레지스터에서의 데이터 흐름을 도시한 테이블이다.

IV. 필터링 회로

실제적으로 필터링을 수행하는 부분이다. 도 1에서 필터는 2개의 고역 통과 필터와 저역 통과 필터로 나뉘고 각각의 필터는 이븐 인덱스(even index) 계수와 오드 인덱스(odd index) 계수로 나눌 수 있다.

도 6은 본 발명에 따른 이산 Wavelet 변환기의 구조에서 필터링 회로의 구조도로서, 저역통과 필터의 필터링을 나타낸다. 고역 통과 필터의 부분도 같은 구조를 가지고 있으며 곱셈기에 곱해지는 계수의 값만 다르다. 도 6의 (61)과 (62)를 보면 임계 경로(critical path)는 하나의 곱셈기와 하나의 덧셈기임을 알 수 있으므로 다른 구조에 비해 동작 클럭의 속도를 향상시킬 수 있다. 도 6의 (63)인 제 2 레지스터는 입력 데이터가 홀수 일 때, 재배열(rearrange) 블럭의 출력에 대한 연산 결과를 저장하는데 사용된다.

만약 사용되는 필터의 탭(tap) 수가 다를 경우 고역 통과 필터링 부분과 저역 통과 필터링 부분을 각각의 탭(tap) 수에 맞도록 서로 다르게 만들 수 있으므로 탭(tap) 수가 큰 쪽에 맞추어 레지스터를 구성하는 다른 구조보다 레지스터의 수를 줄일 수 있다.

도 7은 필터링 회로의 데이터 흐름을 나타내는 테이블이다. 도 7의 (72)에서 짝수 번째 입력인 a(2)가 입력될 때, 도 7의 (71)의 R4의 출력과 a(2) ×h ₀ 의 합이 저역 통과 필터의 출력이 되고, R4에는 도 7의 (71)의 R3 레지스터의 출력과 e(-1) ×h ₁ 의 합이 저장되고, R3에는 도 7의 (71)의 R1 레지스터의 출력과 a(2) × h ₂ 의 합이 저장되고, R2에는 도 7의 (71)의 R2 레지스터의 값이 그대로 유지된다. R1에 재배열(rearrange) 블럭의 출력인 e(-1)과 h ₃ 의 곱이 저장된다.

도 7의 (73)에서 홀수 번째 입력인 a(3)가 입력될 때, 재배열(rearrange) 블럭의 출력인 e(0)와 h ₀ 의 곱과 도 7의 (72)의 R4 레지스터 출력의 합이 저역 통과 필터의 출력이 되고, R4에는 도 7의 (72)의 R3 레지스터의 출력과 a(3) × h ₁ 의 합이 저장되고, R3에는 도 7의 (72)의 R2 레지스터의 출력이 시프트되어 저장되고, R2에는 도 7의 (71)의 R1 레지스터의 출력과 e(0) × h ₂ 의 합이 저장된다. R1에는 a(3)과 h ₃ 의 곱이 저장된다.

상술한 바와 같이 본 발명에 의하면 회로의 동작 속도를 향상시킴으로서 영상 신호등을 고속으로 처리할 수 있으며, 이븐(Even) 및 오드(odd) 필터의 계수의 수가 서로 다를 경우 사용되는 레지스터의 수가 다른 구조보다 적기 때문에 회로의 면적을 줄일 수 있는 훌륭한 효과가 있다.