멀티-칩 패키지 플래시 메모리 장치 및 그것의 카피 백 방법{MULTI-CHIP PACKAGED FLASH MEMORY DEVICE AND COPY-BACK METHOD THEREOF}

도 1는 일반적인 듀얼-칩 플래시 메모리 장치의 카피 백을 위한 구성을 간략히 보여주는 블록도;

도 2는 도 1의 플래시 메모리 장치에서 칩 내부 카피 백 동작을 간략히 보여주는 타이밍도;

도 3는 일반적인 듀얼-칩 플래시 메모리 장치의 칩 간 카피 백 동작을 간략히 보여주는 블록도;

도 4는 도 3의 플래시 메모리 장치에서 칩 간 카피 백 동작을 설명하는 타이밍도;

도 5은 본 발명에 따른 멀티 칩 플래시 메모리 장치를 간략히 보여주는 블록도;

도 6는 본 발명에 따른 칩 내부 인터리브 카피 백 동작을 설명하는 타이밍도;

도 7는 본 발명에 따른 칩 간 인터리브 카피 백 동작을 보여주는 타이밍도;

도 8는 인터리브 카피 백 동작시에 발생 가능한 문제점을 보여주는 타이밍도;

도 9는 본 발명에 따른 제 1 버퍼 제어 회로를 보여주는 회로도;

도 10는 본 발명에 따른 제 2 버퍼 제어 회로를 보여주는 회로도;

도 11은 본 발명의 제 1 내지 제 2 버퍼 제어기에 따른 동작을 설명하는 타이밍도.

* 도면의 주요 부분에 대한 부호 설명 *

10, 200 : 제 1 메모리 칩 20, 300 : 제 2 메모리 칩

30, 110 : 입출력 버스 40, 120 : 메모리 제어기

100 : 듀얼 칩 플래시 메모리 장치 210, 310 : 셀 어레이

220, 320 : 페이지 버퍼 230, 330 : 제어 로직

240 : 제 1 버퍼 제어 회로 340 : 제 2 버퍼 제어 회로

250, 350 : 입출력 버퍼

본 발명은 플래시 메모리 장치에 관한 것으로, 좀 더 구체적으로는 멀티-칩 플래시 메모리 장치 및 그것의 카피 백 방법에 관한 것이다.

최근, 불 휘발성 메모리의 응용들이 MP3 플레이어, PMP, 휴대전화, 노트북 컴퓨터, PDA, 등과 같은 모바일 기기들에 급속히 확산되고 있다. 그러한 모바일 기기들은 다양한 기능들(예를 들면, 동영상 재생 기능)을 제공하기 위해서 점차 대용량의 저장 장치들을 필요로 하고 있다. 그러한 요구를 충족하기 위한 다양한 노력 들이 행해져 오고 있다. 그러한 노력들 중 하나로서 패키지 내에 복수의 메모리 장치를 구비하는 멀티 칩 패키지 스킴이 제안되어 오고 있다. 멀티 칩 패키지는 같은 종류의 메모리 칩을 적층(Stack)하여 패키지의 면적을 거의 절반으로 감소시킬 수 있다. 멀티 칩 플래시 메모리 장치는 칩의 특성상 두 개의 칩들(Chip1, Chip2)이 상이한 칩 선택 신호들을 사용할 수 있다. 또는, 멀티 칩 플래시 메모리 장치는 동일한 칩 선택 신호(CS)를 공유(Share)하는 복수의 칩들을 포함하도록 구성될 수 있다.

도 1은 두 개의 칩을 하나의 패키지에 포함하는 듀얼 칩 패키지(Dual Chip Packaged) 플래시 메모리 장치의 구성을 간략히 보여주는 블록도이다. 도 1을 참조하면, 두 개의 메모리 칩(10, 20) 각각은 프로그램과 독출의 기본 단위가 되는 페이지들을 포함하는 셀 어레이를 포함한다. 또한, 메모리 칩들 각각은 프로그램 시에는 기입 드라이버로, 독출 시에는 감지 증폭기로서 동작하는 페이지 버퍼들(PB1, PB2)를 포함한다. 그리고 각각의 메모리 칩(10, 20)은 칩 선택신호(CS), 읽기 인에이블 신호(nRE), 쓰기 인에이블 신호(nWE)들을 공유한다. 또한, 각 칩들(10, 20)은 입출력 버스(30)를 공유한다.

도 2는 상술한 도 1의 듀얼 칩 플래시 메모리 장치의 카피 백 동작을 간략히 보여주는 타이밍도이다. 도 2에 도시된 카피 백 동작의 순서는 도 1에 표시한 인용부호(①~⑧)에 따른다. 도 2를 참조하면, 카피 백 동작을 위해 페이지 버퍼(PB1)는 페이지(Page1)로부터 소스 데이터(Source Data)를 독출한다(①). 독출된 소스 데이터는 칩들에 공유된 입출력 버스(30)를 경유하여 메모리 제어기(40)로 제공될 것이 다(②). 일반적으로 카피 백을 위해 독출된 소스 데이터는 메모리 제어기(40)에 구비되는 에스램(SRAM)에 저장된다. 그리고 에스램에 저장된 소스 데이터는 에러 정정 알고리즘(ECC : Error Correction Code)에 따라 정정된다. 여기에서, 에러 정정 단계는 본 발명의 타이밍도에서 생략하기로 한다. 메모리 제어기(40)는 출력된 카피 백 데이터를 타깃 페이지(Page2)로 프로그램하기 위해 다시 제 1 메모리 칩(10)으로 입력하여 페이지 버퍼(PB1)로 로드한다(③). 페이지 버퍼(PB1)에 로드된 소스 데이터는 타깃 페이지(Page2)로 프로그램된다(④). 프로그램의 완료 여부는 메모리 제어기(40)로부터 입력되는 상태 체크(Status check) 동작에 의해서 검출된다. 제 1 메모리 칩(10)에서 수행된 칩 내부 페이지 간 카피 백 동작은 제 2 칩(20)에서도 동일하게 적용된다(⑤~⑧).

도 3 및 도 4는 멀티 칩 플래시 메모리 장치에서, 칩 간의 카피 백 동작을 설명하기 위한 블록도 및 타이밍도이다. 도 3은 상술한 도 1과 동일한 구성 및 기능의 듀얼 칩 플래시 메모리 장치를 나타낸다. 그러나 도 3은 소스 페이지가 제 1 메모리 칩(10)에, 타깃 페이지가 제 2 메모리 칩(20)에 할당되는 경우의 카피 백 동작을 보여준다. 카피 백 되는 소스 데이터는 인용부호(①~⑧)에 따라 독출되고, 이동하고, 프로그램된다. 여기서, 도 3은 도 4의 타이밍도를 통하여 상세히 설명하기로 한다. 먼저, 소스 페이지(Page1)로부터 타깃 페이지(Page3)로의 카피 백 동작을 위하여, 페이지 버퍼(PB1)는 소스 페이지(Page1)에 대한 독출 동작을 수행한다(①). 독출된 소스 데이터는 칩들 간에 공유되는 입출력 버스(30)를 경유하여 메모리 제어기(40)로 전달된다(②). 메모리 제어기(40)에서 에러 정정을 거친 소스 데 이터는 다시 입출력 버스(30) 및 제 2 메모리 칩의 입출력 라인(I/O_2)을 경유하여 페이지 버퍼(PB2)에 입력된다(③). 그 이후에는 페이지 버퍼(PB2)는 소스 데이터를 타깃 페이지(Page3)로 프로그램한다(④). 소스 페이지(Page2)로부터 타깃 페이지(Page4)로의 카피 백 동작은 앞서 설명한 단계(①~④)와 동일한 동작 및 작용의 단계(⑤~⑧)를 통해서 수행된다.

이러한 칩 내부의 페이지들간 또는 칩들 간의 카피 백 동작에 따르면, 소스 페이지를 독출하는 동작과 소스 페이지를 타깃 페이지로 기입하는 프로그램 동작이 순차적으로 수행되어야 한다. 특히 입출력 버스(30)를 각 칩들이 공유하고 있는 상황에서 소스 데이터의 입출력 시에 충돌을 피하기 위해서는 이러한 순차적인 독출 및 프로그램 동작이 필연적이었다. 그러나 고속의 동작을 위해서 입출력 버스와 제어 핀들을 공유하는 멀티 칩 플래시 메모리 장치의 카피 백 동작 속도의 향상이 요구되고 있다.

본 발명의 목적은 멀티 칩 플래시 메모리 장치의 동작 속도를 높이기 위한 카피 백 방법을 제공하는 데 있다.

본 발명의 다른 목적은 입출력 버스 및 제어 핀들을 공유하면서도 고속의 카피 백 동작을 수행할 수 있는 멀티 칩 플래시 메모리 장치를 제공하는 데 있다.

상술한 제반 목적들을 달성하기 위한 본 발명의 일 특징에 따르면, 본 발명의 제 1 메모리 칩과 제 2 메모리 칩을 포함하는 멀티 칩 플래시 메모리 장치의 카 피 백 방법은, (a) 상기 메모리 칩들 중 어느 하나의 제 1 소스 영역으로부터 제 1 소스 데이터를 독출하는 단계; (b) 상기 제 1 소스 데이터를 상기 메모리 칩들 중 어느 하나에 포함되는 타깃 영역으로 프로그램하는 단계; 및 (c) 상기 타깃 영역이 포함되는 메모리 칩과는 다른 메모리 칩의 제 2 소스 영역으로부터 제 2 소스 데이터를 독출하는 단계를 포함하되, 상기 (c) 단계는 상기 (b) 단계의 프로그램 동작중에 이루어진다.

바람직한 실시예에 있어서, 상기 제 1 소스 영역과 상기 타깃 영역이 상기 제 1 메모리 칩에 포함되는 경우, 상기 제 2 소스 영역은 상기 제 2 메모리 칩에 포함된다.

바람직한 실시예에 있어서, 상기 (b) 단계는 상기 타깃 영역으로 상기 제 1 소스 데이터가 프로그램되었는지를 검출하는 단계를 포함한다.

바람직한 실시예에 있어서, 상기 제 1 소스 영역은 상기 제 1 메모리 칩에, 상기 타깃 영역은 상기 제 2 메모리 칩에 포함되는 경우, 상기 제 2 소스 영역은 상기 제 1 메모리 칩에 포함되는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 (b) 단계는 상기 제 1 소스 데이터가 상기 타깃 영역으로 프로그램되었는지를 검출하는 단계를 포함한다.

바람직한 실시예에 있어서, 상기 제 1 내지 제 2 소스 영역 및 상기 타깃 영역은 각각 페이지 단위의 데이터 저장 영역이다.

바람직한 실시예에 있어서, 상기 독출된 제 1 소스 데이터 및 제 2 소스 데이터의 오류를 정정하는 단계를 더 포함한다.

바람직한 실시예에 있어서, 상기 제 1 메모리 칩과 상기 제 2 메모리 칩은 낸드형 플래시 메모리 장치이다.

상술한 제반 목적을 달성하기 위한 본 발명에 따른 멀티 칩 플래시 메모리 장치는, 제 1 메모리 칩; 제 2 메모리 칩; 카피 백 동작시, 상기 제 1 메모리 칩으로부터 독출된 제 1 소스 데이터를 상기 제 1 메모리 칩과 상기 제 2 메모리 칩들 중 어느 하나의 타깃 영역으로 프로그램하되, 상기 프로그램 동작 구간 중에 상기 타깃 영역이 포함되는 메모리 칩과는 다른 메모리 칩의 제 2 소스 영역으로부터 제 2 소스 데이터를 독출하도록 상기 제 1 메모리 칩 및 상기 제 2 메모리 칩을 제어하는 메모리 제어기를 포함한다.

바람직한 실시예에 있어서, 상기 제 1 메모리 칩과 상기 제 2 메모리 칩은 칩 선택 신호를 공유하는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 칩 선택 신호의 레벨에 따라 상기 제 1 메모리 칩 또는 상기 제 2 메모리 칩이 선택된다.

바람직한 실시예에 있어서, 상기 메모리 제어기는 상기 제 1 소스 데이터와 상기 제 2 소스 데이터에 대한 에러 정정 연산을 수행한다.

상술한 제반 목적을 달성하기 위한 본 발명의 멀티 칩 플래시 메모리 장치는, 입출력 버스; 프로그램 동작중, 상태 검출 명령어와 독출 인에이블 신호에 응답하여 상기 프로그램 동작의 완료 여부를 나타내는 상태 데이터를 출력하는 제 1 메모리 칩; 상기 프로그램 동작중, 독출 명령어에 응답하여 상기 상태 데이터의 출력 이전에 상기 입출력 버스로 독출 데이터를 출력하는 독출 동작을 수행하되, 상 기 상태 데이터의 출력시에는 상기 입출력 버스로의 데이터 출력을 차단하는 제 2 메모리 칩; 그리고 상기 입출력 버스를 경유하여 상기 제 1 내지 제 2 메모리 칩들로 상기 상태 검출 명령어와 상기 독출 명령어 및 어드레스를 제공하되, 상기 프로그램 동작과 상기 독출 동작에 따른 카피 백 동작을 수행하는 메모리 제어기를 포함한다.

바람직한 실시예에 있어서, 상기 제 1 내지 제 2 메모리 칩은 각각 상기 메모리 제어기로부터의 칩 선택신호, 쓰기 인에이블 신호, 읽기 인에이블 신호를 공유한다.

바람직한 실시예에 있어서, 상기 칩 선택 신호의 레벨에 따라 상기 제 1 내지 제 2 메모리 칩들 중 어느 하나가 선택된다.

바람직한 실시예에 있어서, 상기 제 1 메모리 칩은, 제 1 셀 어레이;

상기 상태 데이터를 저장하는 제 1 입출력 버퍼; 상기 어드레스와 상기 쓰기 인에이블 신호 및 상기 읽기 인에이블 신호에 응답하여 상기 제 1 셀 어레이로 상기 프로그램 동작을 수행하고 상기 상태 검출 명령어에 응답하여 상기 상태 데이터를 출력하도록 제어하는 제 1 제어 로직을 포함한다.

바람직한 실시예에 있어서, 상기 제 1 제어 로직은 상기 상태 검출 명령어, 상기 어드레스에 응답하여 상기 제 1 입출력 버퍼의 출력을 활성화하는 제 1 버퍼 제어회로를 포함한다.

바람직한 실시예에 있어서, 상기 제 2 메모리 칩은, 제 2 셀 어레이; 상기 제 2 셀 어레이로부터의 독출 데이터를 저장하는 제 2 입출력 버퍼; 및 상기 어드 레스와 상기 쓰기 인에이블 신호 및 상기 읽기 인에이블 신호에 응답하여 상기 제 2 셀 어레이로부터 상기 독출 동작을 수행하고, 상기 상태 검출 명령어에 응답하여 상기 제 2 입출력 버퍼의 출력을 제어하는 제 2 제어 로직을 포함한다.

바람직한 실시예에 있어서, 상기 제 2 제어 로직은 상기 상태 검출 명령어에 응답하여 상기 제 2 입출력 버퍼의 출력을 차단하는 제 2 버퍼 제어회로를 포함한다.

이상에서 설명된 본 발명의 멀티 칩 플래시 메모리 장치 및 그것의 카피 백 방법에 따르면, 하나의 칩으로는 프로그램 동작이 실시되는 중에 다른 하나의 칩으로부터는 카피 백을 위한 독출 동작이 실시될 수 있다. 따라서, 본 발명의 멀티 칩 플래시 메모리 장치 및 그 카피 백 방법에 따르면 카피 백 동작의 속도를 높일 수 있다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.

참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

이하에서는, 낸드 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 그리고 칩 선택 신호(CS)를 공유하는 멀티 칩 플래시 메모리 장치를 한 예로서 사용되었다. 칩 선택 신호(CS)를 공유하는 경우, 두 개의 메모리 칩은 칩 선택 신호를 공통으로 입력받지만, 칩 선택 신호(CS)의 신호 레벨 에 따라서 상보적(Complementary)으로 어느 하나가 선택된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.

또한, 본 발명의 카피 백 동작에 있어서, 칩 내부에 소스 페이지와 타깃 페이지를 가지는 카피 백 동작을 "칩 내부 카피 백 동작"이라 칭하기로 한다. 그리고 하나의 칩에 소스 페이지를 다른 칩에는 타깃 페이지를 가지는 카피 백 동작을 "칩 간 카피 백 동작"이라 칭하기로 한다.

도 5는 본 발명에 따른 멀티 칩 플래시 메모리 장치(100)를 개략적으로 보여주는 블록도이다. 도 5를 참조하면, 본 발명에 따른 플래시 메모리 장치(100)는 칩 선택신호(CS), 읽기 인에이블 신호(nRE) 및 쓰기 인에이블 신호(nWE)를 공유하는 제 1 메모리 칩(200) 및 제 2 메모리 칩(300)을 포함한다. 또한, 각 메모리 칩은 상술한 제어 신호들(CS, nRE, nWE)에 응답하여 데이터의 입출력을 제어하는 제어 로직(230, 330)을 포함한다. 그리고 공유되는 입출력 버스(110) 상에서 데이터의 충돌을 방지하도록 제어되는 제 1 내지 제 2 버퍼 제어회로(240, 340)를 각각 포함한다.

제 1 메모리 칩(200)은 셀 어레이(210)와 그 셀 어레이(210)의 비트 라인들과 연결되는 페이지 버퍼(220)를 포함한다. 페이지 버퍼(220)는 제어 로직(230)의 제어에 응답하여 입출력 버퍼(250)로부터 전달되는 데이터를 페이지 단위로 래치하여 셀 어레이(210)로 프로그램한다. 또는, 페이지 버퍼(220)는 제어 로직(230)에 응답하여 선택된 페이지 단위의 데이터를 셀 어레이(210)로부터 감지 증폭하여 입출력 버퍼(250)로 전달한다.

제어 로직(230)은 메모리 제어기(120)로부터 제공되는 제어 신호들(CS, nRE, nWE)과 어드레스(ADD)에 응답하여 제 1 버퍼 제어회로(240) 및 페이지 버퍼(220)를 제어한다. 프로그램 동작시, 칩 선택 신호(CS)가 제 1 메모리 칩(200)을 선택하도록 입력되는 경우, 제어 로직(230)은 입출력 버퍼(250)에 로드되는 데이터가 페이지 버퍼(220)에 로드되도록 페이지 버퍼(220)를 제어한다. 그리고 선택된 페이지로 프로그램 데이터가 기입되도록 메모리 칩 내부의 프로그램 회로들(미도시됨)을 제어한다. 독출 동작시, 제어 로직(230)은 어드레스(ADD), 칩 선택신호(CS), 읽기 인에이블 신호(nRE)에 응답하여 선택된 영역의 데이터를 페이지 버퍼(220)에 래치되도록 제어한다. 그리고 제어 로직(230)은 래치된 페이지 버퍼(220)의 독출 데이터를 입출력 버퍼(250)와 입출력 버스(110)를 경유하여 메모리 제어기(120)로 출력되도록 제 1 버퍼 제어회로(240)를 제어한다. 제어 로직(230)은 또한 내부의 동작 상태를 표시하는 레디/비지 신호(RnB_1)를 생성하여 메모리 제어기(120)로 전달한다.

제 1 버퍼 제어회로(240)는 제어 로직(230)의 제어에 응답하여 입출력 버퍼(250)의 출력 시점을 제어한다. 특히 입출력 버스(110)를 공유하는 멀티 칩 플래시 메모리에서, 제 2 메모리 칩(300)의 출력 데이터와의 충돌을 피하도록 입출력 버퍼(250)를 제어한다. 입출력 버퍼(250)에 로드되는 셀 어레이(210)로부터 독출된 데이터(Read Data)나 입력 데이터의 기입 상태를 나타내는 상태 데이터(Status Data)의 출력 시점이 제어된다.

제 2 메모리 칩(300)의 셀 어레이(310), 페이지 버퍼(320), 및 제어 로직(330), 제 2 버퍼 제어회로(340) 및 입출력 버퍼(350) 등은 상술한 제 1 메모리 칩(200)의 대응하는 구성들과 동일한 작용 및 기능을 갖는다. 따라서, 제 2 메모리 칩(300)을 구성하는 각 구성들의 동작에 대한 상세한 설명은 생략하기로 한다.

입출력 버스(110)는 멀티 칩 플래시 메모리 장치의 내부에서 제 1 메모리 칩(200)과 제 2 메모리 칩(300)에 공유된다. 따라서, 호스트(Host)로부터 전달되는 데이터 및 어드레스는 공통적으로 제 1 메모리 칩(200) 및 제 2 메모리 칩(300)으로 전달된다. 그러나 공유되는 칩 선택신호(CS)의 레벨에 따라 각각의 제어 로직(230, 330)이 선택적으로 입출력을 제어할 수 있다. 여기서, 각 메모리 칩으로부터 동일한 시점에 데이터가 출력되는 경우에는 데이터 충돌(Data collision)의 우려가 있다. 따라서, 칩 선택신호(CS)를 공유하는 멀티 칩 플래시 메모리 장치에서 각 칩으로부터의 데이터 출력은 정밀한 제어를 요구한다.

메모리 제어기(120)는 호스트(Host)로부터의 명령에 응답하여 메모리 칩들(200, 300)로 데이터를 프로그램하거나, 메모리 칩들의 데이터를 독출하여 호스트로 전달한다. 본 발명에서와 같이 카피 백 동작시에는 소스 페이지로부터 독출된 데이터에 대하여 오류 정정 동작을 수행한다. 그리고 오류가 정정된 소스 데이터를 다시 타깃 페이지로 프로그램되도록 메모리 칩들을 제어한다. 상술한 오류 정정 동작을 위해서 일반적으로 메모리 제어기(120)는 내부에 에스램과 오류 정정 코드를 구비한 ECC 블록을 포함한다. 또한, 메모리 제어기(120)는 카피 백 동작시에 하나의 메모리 칩의 타깃 페이지로 카피 백 데이터를 프로그램하는 동안, 나머지 메모리 칩으로부터는 소스 데이터를 독출하는 인터리브 동작(Interleave Operation)을 수행한다. 이하에서는 상술한 하나의 메모리 칩에서 프로그램 동작이 수행되는 동안, 나머지 하나의 메모리 칩에서는 소스 데이터의 독출 동작이 수행되는 카피 백 동작을 '인터리브 카피 백 동작(Interleave Copy Back Operation)'이라 칭하기로 한다. 상술한 인터리브 카피 백 동작이 가능한 것은, 일반적으로 하나의 페이지 단위의 데이터를 프로그램하는 동작에 소요되는 시간은 하나의 페이지 단위의 데이터를 독출하는 데 소요되는 시간보다 훨씬 짧기 때문이다. 제어 핀(nRE, nWE, CS) 및 입출력 버스(110)를 공유하는 경우라 하더라도, 하나의 메모리 칩의 프로그램 동작 중, 다른 메모리 칩으로 독출 동작을 위한 명령어, 어드레스, 제어 신호를 제공할 수 있다. 또한, 상술한 독출 명령어에 응답하여 출력되는 소스 데이터를 메모리 제어기(120)로 저장할 수 있다.

상술한 구성들을 포함하는 본 발명의 멀티 칩 플래시 메모리 장치는 공유되는 입출력 버스(110) 상에서의 데이터 충돌없이 상술한 인터리브 방식에 따른 카피 백 동작을 수행할 수 있다.

도 6은 상술한 도 5의 멀티 칩 플래시 메모리 장치에서, 프로그램 동작과 독출 동작이 동시에 진행되는 인터리브 카피 백 동작을 설명하는 타이밍도이다. 특히 도 6은 칩 내부에서 서로 다른 페이지로의 데이터 이동을 위한 내부 카피 백 동작을 설명한다. 도 6을 참조하면, 카피 백 동작이 시작되면, 인터리브 동작을 위한 시작 페이지 독출 동작이 구간 (T1)동안 진행된다. 제 1 메모리 칩(200)의 소스 페이지(Page1_1)로부터 제 1 소스 데이터가 독출되어 페이지 버퍼(220)에 래치된다(S100). 페이지 버퍼(220)에 래치된 소스 데이터는 입출력 버퍼(250) 및 입출력 버스(110)를 경유하여 메모리 제어기(120)로 전달된다(S101). 메모리 제어기(120)에서 소정의 데이터 처리 과정을 거친 제 1 소스 데이터는 다시 제 1 메모리 칩(200)으로 입출력 버스(110)를 경유하여 입력된다(S102). 제 1 메모리 칩(200)으로 입력된 제 1 소스 데이터는 입출력 버퍼(250)를 경유하여 페이지 버퍼(220)에 로드되며, 그 이후에는 타깃 페이지(Page1_2)로 프로그램된다(S103). 제 1 소스 데이터가 제 1 메모리 칩(200)의 타깃 페이지로 프로그램되는 것과 동시에, 제 2 메모리 칩(300)의 소스 페이지로부터 제 2 소스 데이터를 독출하기 위한 동작이 진행된다. 여기서, 독출 동작 단계는 일반적으로 입출력 핀(I/O 핀)으로 독출 명령어 및 어드레스가 쓰기 인에이블 신호(nWE)의 토글링에 동기되어 입력된다. 제어 로직(330)은 상술한 어드레스 및 독출 명령어에 응답하여 선택된 페이지(Page2_1)의 제 2 소스 데이터가 페이지 버퍼(320)에 래치되도록 제어한다(S104). 제 2 소스 데이터는 제 1 메모리 칩(200)의 프로그램 동작(S103) 구간 이내에 메모리 제어기(120)로 출력된다(S105). 제 1 메모리 칩(200)에서의 제 1 소스 데이터의 기입의 완료 여부를 체크하는 상태 체크 동작(S106)이 진행된다. 상태 데이터(Status data)가 프로그램이 완료된 것으로 출력되면, 제 1 메모리 칩(200)에서의 카피 백 동작은 완료된다. 그러면, 메모리 제어기(120)에 저장되어 있던 제 2 소스 데이터가 제 2 메모리 칩(300)으로 입력된다(S107). 제 2 메모리 칩(300)은 제 2 소스 데 이터를 페이지 버퍼(320)에 로드하고 타깃 페이지(Page2_2)로 기입하는 프로그램 동작을 수행한다(S108). 제 2 소스 데이터가 타깃 페이지(Page2_2)로 프로그램되는 구간 동안, 제 1 메모리 칩(200)의 입출력 단(I/O_1)으로 또 다른 제 3 소스 데이터를 독출하기 위한 독출 명령어 및 어드레스가 입력된다. 그리고 입력된 명령어와 어드레스에 대응하는 제 3 소스 데이터가 페이지 버퍼(220)에 래치될 것이다(S109). 페이지 버퍼(220)에 래치된 제 3 소스 데이터는 이후에 입출력 버퍼(250)와 입출력 버스(110)를 경유하여 메모리 제어기(120)로 출력된다(S110). 제 2 메모리 칩(300)에서 수행되는 제 2 소스 데이터에 대한 프로그램 동작은 상태 체크 동작을 통해서 완료 여부가 입출력 버스(110)에 상태 데이터(Status Data)로 출력된다(S111). 카피 백 동작이 연속되는 경우, 하나의 메모리 칩에서는 프로그램이 진행되는 동안, 나머지 하나의 칩으로부터는 소스 데이터의 독출 동작이 이루어지는 인터리브 방식이 반복된다. 즉, 앞서 설명한 인터리브 카피 백 방식으로 단계들 (S112~S117)이 지속될 것이다.

도 7은 본 발명에 따른 메모리 칩 간 소스 데이터를 전달하는 인터리브 카피 백 동작을 설명하기 위한 타이밍도이다. 특히, 도 7은 제 1 메모리 칩(200)으로부터 제 2 메모리 칩(300)으로의 카피 백 동작에 대한 제반 동작을 설명한다. 도 7을 참조하면, 칩 간 인터리브 카피 백 동작이 시작되면, 인터리브 동작을 위한 시작 페이지의 독출 동작이 구간 (T1)동안 진행된다. 소스 페이지(Page1_1)로부터 제 1 소스 데이터가 독출되어 페이지 버퍼(220)에 래치된다(S200). 페이지 버퍼(220)에 래치된 제 1 소스 데이터는 입출력 버퍼(250) 및 입출력 버스(110)를 경유하여 메 모리 제어기(120)로 전달된다(S201). 메모리 제어기(120)에 전달된 제 1 소스 데이터는 칩들 간에 공유되는 입출력 버스(110)를 경유하여 제 2 메모리 칩(300)의 페이지 버퍼(320)에 입력된다(S202). 제 1 소스 데이터는 제 2 메모리 칩(300)의 타깃 페이지(Page2_1)에 프로그램된다(S203). 제 2 메모리 칩(300)으로 제 1 소스 데이터가 프로그램되는 시간 동안, 메모리 제어기(120)는 제 1 메모리 칩(200)으로부터 제 2 소스 데이터를 독출하여 내부에 저장한다(S204, S205). 제 2 메모리 칩의 타깃 페이지(Page2_1)로 제 1 소스 데이터를 프로그램하는 동작이 종료되면(S206), 메모리 제어기(120)는 내부에 저장된 제 2 소스 데이터를 페이지 버퍼(320)에 로드한다(S207). 페이지 버퍼(320)에 로드된 제 2 소스 데이터는 또 다른 타깃 페이지(Page2_2)로 기입된다(S208). 그리고 상술한 제 2 소스 데이터의 프로그램 구간 동안, 메모리 제어기(120)는 제 1 메모리 칩(200)으로부터 제 3 소스 데이터를 독출하기 위한 명령어 및 어드레스를 제공한다(S209). 독출된 제 3 소스 데이터는 메모리 제어기(120)의 내부에 구비되는 에스램(미도시됨) 등에 저장된다( S210). 상태 체크 동작(Status Check Operation)에 의해서 제 2 소스 데이터의 프로그램 동작이 완료된 것으로 판별되면(S211), 메모리 제어기(120)는 내부에 저장된 제 3 소스 데이터를 제 2 메모리 칩(300)으로 입력한다(S212). 카피 백 동작이 지속되는 경우, 하나의 메모리 칩이 프로그램 동작을 수행하는 구간 동안, 나머지 메모리 칩은 독출 동작을 수행하는 인터리브 카피 백 동작이 반복될 것이다.

이상의 칩 내부에서, 또는 칩 간 이루어지는 인터리브 방식의 카피 백 동작에 따르면, 하나의 메모리 칩이 데이터를 프로그램하는 구간 동안 나머지 메모리 칩은 독출 동작을 수행한다. 따라서, 카피 백 동작에 소요되는 시간을 줄일 수 있어 속도를 향상시킬 수 있다. 또한, 상술한 도 6 및 도 7에서 도시한 바와 같이, 제어 신호들(CS, nWE, nRE)과 입출력 버스(110)를 공유하는 경우에도 각 메모리 칩의 입출력단(I/O_1, I/O_2)은 두 메모리 칩에 의해 동시에 점유되지 않는다.

도 8은 상술한 도 7의 일부 구간에서 발생할지도 모르는 오류 상황을 도시한 타이밍도이다. 특히, 단계 (S202)로부터 단계 (S206)까지를 수행하는 경우를 예로 들어 입출력 버스(110)에서 발생할 수 있는 동작 오류를 설명하고 있다. 도 8을 참조하면, 메모리 제어기(120)는 프로그램 명령어(CMD), 어드레스(ADD) 및 제 1 소스 데이터를 제 2 메모리 칩(300)으로 입력한다(S202). 제 2 메모리 칩(300)은 상술한 메모리 제어기(120)의 동작에 응답하여 제 1 소스 데이터를 타깃 페이지로 프로그램 구간(T) 동안 프로그램한다(S203). 프로그램 동작과 동시에, 메모리 제어기(120)는 제 1 메모리 칩(200)에 제 2 소스 데이터를 독출하기 위한 명령어(Read CMD)와 어드레스(ADD)를 입출력 버스(110)를 통하여 전달한다(S204). 상술한 명령어(Read CMD)와 어드레스에 응답하여 페이지 버퍼(220)에 로드된 제 2 소스 데이터는 소정의 시간의 경과 이후 입출력 버스(110)를 경유하여 메모리 제어기(120)로 출력된다(S205). 제 2 소스 데이터의 출력을 위해서 메모리 제어기(120)는 독출 인에이블 신호(nRE) 신호를 2회 토글링(Toggling) 한다. 이때, 페이지 버퍼(220)로부터 입출력 버퍼(250)에 입력된 제 2 소스 데이터가 입출력 버스(110)를 경유하여 메모리 제어기(120)로 출력될 것이다. 제 2 소스 데이터의 독출 동작(S204)과 메모리 제어기(120)로의 출력 동작(S205)은 제 1 소스 데이터의 프로그램 동작(S204) 구간(T) 이내에서 이루어진다. 그리고 제 1 소스 데이터의 프로그램 완료 여부를 검출하기 위한 상태 검출 명령어(Chip2 Status CMD)에 응답하여 상태 데이터(DO_2)가 제 2 메모리 칩(300)의 입출력단(I/O_2)을 거쳐 입출력 버스(110)로 출력된다(S206). 상태 데이터(DO_2)의 출력을 위해서 메모리 제어기(120)는 독출 인에이블 신호(nRE)를 1회 토글링한다. 그러나 독출 인에이블 신호(nRE)는 제 1 메모리 칩(200)과 제 2 메모리 칩(300)에 각각 공유되어 있다. 따라서, 제 2 메모리 칩(300)의 입출력 버퍼(350)에 저장된 상태 데이터(DO_2)와 독출 동작에 의해서 입출력 버퍼(250)에 저장된 제 2 소스 데이터(DO_1)는 동시에 입출력 버스(110)로 출력된다. 따라서, 인터리브 카피 백 동작 도중에 공유된 독출 인에이블 신호(nRE)에 의해 동시에 출력되는 독출 데이터(DO_1)와 상태 데이터(DO_2)는 입출력 버스(110)에서 충돌하게 된다. 충돌 데이터(DO_X)는 시스템 오류를 야기할 수 있다.

도 9 및 도 10은 본 발명의 인터리브 카피 백 동작 중에 상술한 공유된 입출력 버스(110) 상에서의 충돌을 방지하기 위한 구성을 간략히 보여주는 회로도이다. 도 9는 상술한 도 5의 제 1 버퍼 제어회로(240)를 간략히 보여주는 회로도이다. 제어 로직(230)으로부터 전달되는 신호들(Read_CMD, Chip2_ADD, Chip2_SCMD, Chip1_S CMD)에 응답하여 입출력 버퍼(250)에 래치된 독출 데이터(Read Data) 또는 상태 데이터(Status Data)의 출력을 제어한다. 입출력 버퍼(250)에 래치되는 독출 데이터(Read Data)를 입출력 버스(110)로 출력하기 위해서는 버퍼 제어 신호(Chip1 RDO_EN)가 활성화되어야 한다. 이 조건을 위해서 신호 (Read_CMD)는 '1', 신호 (Chip2_ADD)는 '0', 신호 (Chip2_SCMD)는 '0'인 경우에만 해당된다. 제 1 메모리 칩(200)의 상태 데이터의 출력(버퍼 제어 신호 (Chip1 SDO_EN)가 활성화되는 경우)은 신호 (Chip2_ADD)는 '0', 신호 (Chip1_SCMD)는 '1'인 경우에만 해당된다.

도 10은 제 2 버퍼 제어 회로(340)를 간략히 보여주는 회로도이다. 여기서 제 2 메모리 칩(300)의 상태 데이터가 출력되기 위해서 버퍼 제어 신호(Chip2 SDO_EN)이 활성화되어야 한다. 이를 위해 제어 로직(330)으로부터 제 2 메모리 칩(300)으로부터 상태 데이터가 출력되도록 상태 데이터 명령 신호(Chip2_SCMD)와 어드레스 신호(Chip2_ADD)가 전달되어야 한다. 또한, 제 2 메모리 칩(300)으로부터 독출 데이터가 출력되기 위해서는 독출 데이터 출력 인에이블 신호(Chip2 RDO_EN)가 활성화되어야 한다. 이를 위해서, 제어 로직(330)으로부터 제공되는 신호들 중 독출 명령어(Read_CMD)는 '1', 칩 어드레스(Chip2_ADD)는 '1' 및 상태 데이터 출력 명령어(Chip2_SCMD)는 '0'인 경우에 해당된다.

상술한 제 1 내지 제 2 버퍼 제어회로들의 동작 및 기능을 간략히 표현하면, 제 2 메모리 칩(300)으로 상태 데이터의 출력 명령어가 입력되면, 제 1 메모리 칩(200)의 독출 데이터의 출력은 차단된다. 따라서, 상술한 제 1 내지 제 2 버퍼 제어 회로에 의해서, 인터리브 카피 백 동작시 공유되는 입출력 버스(110)에서의 칩들간 데이터의 충돌을 방지할 수 있다. 그러나 상술한 제 1 내지 제 2 버퍼 제어 회로들(240, 340)의 상세한 구성은 일 실시예에 불과할 뿐, 다양한 방식으로 설계변경이 가능함은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다. 또한, 제 1 버퍼 제어회로(240) 및 제 2 버퍼 제어회로(340)를 각각 특정한 제 1 메모리 칩(200) 및 제 2 메모리 칩(300)에 한정하여 부가하였으나 본 발명은 이에 국한되 지 않는다. 즉, 상술한 제 1 버퍼 제어회로(240) 및 제 2 버퍼 제어회로(340)들의 기능은 하나의 메모리 칩에 모두 포함되는 것이 바람직하다.

도 11은 상술한 도 9 및 도 10에 따른 제 1 내지 제 2 버퍼 제어 회로에 의한 입출력 버스(110)에서의 데이터 출력 동작을 간략히 보여주는 타이밍도이다. 도 11을 참조하면, 제 2 메모리 칩(300)의 프로그램 동작이 완료된 시점에 출력되는 상태 데이터(DO_2)가 입출력 버스(110)로 출력되는 과정이 도시되었다. 입출력 버퍼(250)의 독출 데이터 출력 인에이블 신호(Chip1 RDO_EN)는 입출력 버퍼(350)에 제공되는 상태 데이터 출력 인에이블 신호(Chip2 SDO_EN)가 활성화되는 시점에 비활성화된다. 따라서, 제 1 메모리 칩(200)의 독출 데이터(DO_1)와 제 2 메모리 칩(300)의 상태 데이터(DO_2)는 공유되는 입출력 버스(110)에서 충돌하지 않는다. 결국, 공유되는 입출력 버스(110)로는 제 2 메모리 칩(300)으로부터 출력되는 상태 데이터(DO_2)가 전달된다. 메모리 제어기(120)는 상술한 상태 데이터(DO_2)를 제공받아 제 2 메모리 칩(300)의 프로그램 동작이 완료된 것으로 판단하게 될 것이다. 이러한 제어 동작에 따라, 본 발명의 멀티 칩 플래시 메모리 장치는 고속 및 신뢰성 있는 인터리브 카피 백 동작이 가능하다.

본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등 물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.

상술한 바와 같이, 입출력 버스를 공유하는 멀티 칩 플래시 메모리 장치의 카피 백 동작시에 독출 동작과 프로그램 동작을 동일한 구간에 인터리브하는 알고리즘 및 장치에 의하여 고속 동작 및 고신뢰성의 멀티 칩 메모리 장치를 제공할 수 있다.