技术领域
[0001] 本
发明涉及紧凑型外设互联总线控制领域，特别涉及一种紧凑型外设互联总线控制系统。
背景技术
[0002] 紧凑型外设互联(Compact Peripheral Component Interconnect，简称为CPCI)总线产品具有速度快、体积小、测试精确度高、模
块化等优点，是公认的最有前途的总线之一。C
PCI总线在构建自动测试系统方面具有极大的优势。目前，CPCI总线
控制器广泛应用于航空航天测试以及工业自动化测试等领域。
[0003] 现有的CPCI总线控制器通常基于x86架构(TheX86architecture)的
中央处理器(CPU)实现，其在民用领域的通用性较强，但是存在
操作系统响应速度慢、功耗高等方面难以保证问题。已有的CPCI总线控制器在用户介入CPCI总线操作前，通常需要加载全部引导程序并且引导到操作系统完全启动后，用户才能够对CPCI总线进行控制。而航空空航天工装领域测试设备领域对总线控制特性之外的需求较少，而对于功耗以及快速响应控制等方面要求较高。
[0004] 因此，如何降低CPCI总线控制器的功耗，并且提高CPCI总线控制器的响应速度成为关键性问题。
发明内容
[0005] 有鉴于此，本发明
实施例提供了一种紧凑型外设互联总线控制系统，以解决
现有技术中CPCI总线控制器响应速度慢、功耗高的问题。
[0006] 本发明实施例提供了一种紧凑型外设互联总线控制系统，包括系统级芯片模块、
存储器模块和功能模块；
[0007] 所述功能模块包括：
开关量输入输出模块、模拟量输出模块和总线模块；
[0008] 所述系统级芯片模块通过紧凑型外设互联总线控制所述存储器模块和所述功能模块；
[0009] 所述系统级芯片模块包括高级精简指令集计算机模块；
[0010] 所述高级精简指令集计算机模块包括第一中央处理器和第二中央处理器；
[0011] 所述系统级芯片模块的工作模式包括待机模式；
[0012] 在待机模式下所述第二中央处理器关闭，控制所述第一中央处理器的工作
频率低于设定值。
[0013] 进一步地，还包括第一外围模块和第二外围模块；
[0014] 所述系统级芯片模块还包括
可编程逻辑器件模块；
[0015] 所述高级精简指令集计算机模块与所述可编程逻辑器件模块之间使用先进可扩展
接口总线进行通信；
[0016] 所述高级精简指令集计算机模块用于控制所述第一外围模块；
[0017] 所述可编程逻辑器件模块用于控制所述第二外围模块；
[0018] 在待机模式下所述可编程逻辑器件模块关闭。
[0020] 所述系统级芯片模块用于从所述读写
控制模块中读取一级引导程序，通过所述一级引导程序启用所述功能模块；
[0021] 所述一级引导程序用于在所述功能模块启用后加载所述读写控制模块中的二级引导程序；
[0022] 所述二级引导程序用于启用所述第一外围模块和所述第二外围模块。
[0023] 进一步地，还包括可编程逻辑器件双倍速率同步动态随机存储器模块和高级精简指令集计算机双倍速率同步动态随机存储器模块；
[0024] 所述高级精简指令集计算机双倍速率同步动态随机存储器模块用于为所述高级精简指令集计算机模块提供内存空间；
[0025] 所述可编程逻辑器件双倍速率同步动态随机存储器模块用为所述可编程逻辑器件模块提供内存空间。
[0026] 进一步地，所述第一外围模块包括通用
串行总线模块、串口模块、以太网模块、嵌入式多媒体卡模块和安全数字卡模块。
[0027] 进一步地，所述第二外围模块包括高清多媒体接口模块、
实时时钟模块和用户可配置模块。
[0028] 进一步地，所述可编程逻辑器件模块包括内置高速外设互联总线控制器和内存控制器。
[0029] 进一步地，还包括供电模块；
[0030] 所述供电模块包括：第一供电模块和第二供电模块；
[0031] 所述第一供电模块用于对除所述可编程逻辑器件双倍速率同步动态随机存储器模块与所述高级精简指令集计算机双倍速率同步动态随机存储器模块以外的模块进行供电；
[0032] 所述第二供电模块用于对所述可编程逻辑器件双倍速率同步动态随机存储器模块和所述高级精简指令集计算机双倍速率同步动态随机存储器模块进行供电。
[0033] 进一步地，还包括桥片组模块；
[0034] 所述可编程逻辑器件模块还用于控制所述桥片组模块；
[0035] 所述桥片组模块包括依次连接的高速外设互联转换模块、高速外设互联桥接模块和外设互联桥接模块。
[0036] 进一步地，所述第二外围模块还包括高速外设互联模块；
[0037] 所述高速外设互联模块用于通过所述高速外设互联转换模块转换为第一路高速外设互联资源和第二路高速外设互联资源；
[0038] 所述第一路高速外设互联资源用于对固态
硬盘进行读写；
[0039] 所述第二路高速外设互联资源用于通过所述高速外设互联桥接模块转换为一路外设互联接口；
[0040] 所述一路外设互联接口通过所述外设互联桥接模块转换为6路紧凑型外设互联接口。
[0041] 本发明实施例提供的一种紧凑型外设互联总线控制系统降低了紧凑型外设互联总线控制系统的功耗，解决了现有的紧凑型外设互联总线控制系统响应慢的问题。
附图说明
[0042] 图1是一种现有的CPCI总线控制系统启动
流程图。
[0043] 图2是本发明实施例的CPCI总线控制系统启动流程图。
[0044] 图3是本发明实施例的CPCI总线控制系统结构
框图。
[0045] 图4为本发明实施例的供电模块工作原理图。
[0046] 图5为本发明实施例的桥片组模块结构图。
[0047] 图6为本发明实施例的CPCI总线控制系统的启动方法。
具体实施方式
[0048] 下面将结合本
申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0049] 本发明实施例提供了一种紧凑型外设互联(CPCI)总线控制系统。包括系统级芯片(SystemonChip，简称为SOC)模块和功能模块。
[0050] 功能模块包括：开关量输入输出模块、模拟量输出模块和总线模块；
[0051] SOC模块通过CPCI总线控制功能模块。
[0052] 系统级芯片模块包括高级精简指令集计算机(AdvancedRISCMachines,简称为ARM)模块。
[0053] ARM模块包括第一中央处理器(centralprocessingunit，简称为CPU)和第二CPU。
[0054] SOC模块的工作模式包括待机模式。
[0055] 在待机模式下第二CPU关闭，第一CPU的工作频率降低到设定值。优选地，设定值为SOC的最低待机工作频率。与现有的CPCI总线控制系统相比，本发明实施例提供的CPCI总线控制系统功耗显著降低。
[0056] 在一个可选实施例中，SOC模块还包括可编程逻辑器件(Field Programmable Gate Array，简称FPGA)模块。FPGA模块和ARM模块之间使用先进可扩展接口(Advanced eXtensible Interface，简称AXI)总线进行通信。ARM模块用于控制第一外围模块，FPGA模块用于控制第二外围模块。SOC模块的工作模式为待机模式时，FPGA模块关闭。与采用单ARM模块的控制方法相比，本发明实施例的控制方法更灵活、运行速度更快、功耗更低。在一个可选实施例中，SOC模块为Zynq7000SOC芯片。SOC模块的最低待机功耗为90mW。而整个CPCI总线控制系统的平均功耗为12W，峰值功耗为15W。X86架构的CPCI总线控制系统的功耗多在30W左右。本发明实施例的CPCI总线控制系统功耗降低了一半，达到了低功耗的效果。
[0057] 在一个可选实施例中，CPCI总线控制系统还包括读写控制模块。读写控制模块优选为Qspi-Flash读写控制模块。在一个可选实施例中，Qspi-Flash读写控制模块的容量为256Mbit，使用3.3V标准CMOS
电压，为
非易失性存储器，用于存储一级引导程序，引导加载程序和Linux程序。读写控制模块用于存储引导程序。图1是一种现有的CPCI总线控制系统启动流程图。如图1所示，现有的CPCI总线控制系统通常需要加载全部引导程序，并且引导CPCI总线控制系统完全启动后，用户才能对CPCI总线进行控制。等待CPCI总线控制系统完全启动需要约10秒。图2是本发明实施例的CPCI总线控制系统启动流程图。如图2所示，本发明实施例的引导程序包括一级引导程序和二级引导程序。一级引导程序利用FPGA模块可编程的特点，嵌入一套控制代码，实现FPGA模块对功能模块的控制。等待FPGA加载完毕需要约
500毫秒。之后一级引导程序再加载读写控制模块中的二级引导程序，二级引导程序启用第一外围模块和第二外围模块，CPCI总线控制系统完全启动。本发明实施例极大地缩短了设备上电后响应输出的时间，适用于航天军工领域
模拟器设备、训练设备等综合保障设备的应用需求。
[0058] 在一个可选实施例中，CPCI总线控制系统还包括双倍速率同步动态随机存储器(Double Data Rate 3synchronous dynamic random-access memory，简称为DDR3)模块。DDR3模块进一步包括FPGADDR3模块和ARM DDR3模块。FPGA DDR3模块为FPGA模块提供内存空间，以便FPGA模块采集和存储数据。ARM DDR3模块为ARM模块提供内存空间，以便ARM模块ARM模块。在一个可选实施例中，FPGA DDR3模块和ARM DDR3模块的容量均为2Gbytes。ARM DDR3模块运行速度为533MHz；FPGA DDR3模块运行速度为800MHz。
[0059] 图3是本发明实施例的CPCI总线控制系统结构框图。如图3所示，第一外围模块包括
通用串行总线(Universal Serial Bus，简称为USB)模块、串口模块、以太网模块、嵌入式多媒体卡(Embedded Multi Media Card,简称为eMMC)模块和安全数字卡(USB-SD Card，简称为USD卡)模块。第二外围模块包括高清多媒体接口(High Definition Multimedia Interface，简称为HDMI)模块、实时时钟(Real_Time Clock，简称为RTC)模块和用户可配置模块。在一个可选实施例中，用户可通过用户可配置资源模块进行FPGA程序编写IP核或使用控制器选配的成熟IP核。IP核与ARM模块的操作系统间通过AXI总线进行控制。用户可配置资源包括：逻辑单元：275K Logic Cells；查找表：171900LUTs；触发器：343800flip-flops；乘法器：900 18x25MACCs；Block RAM：17.6Mbits；2个AD转换器，可测片上电压、
温度。在一个可选实施例中，CPCI总线控制系统包括USB2.0Host接口，USB2.0收发器采用的是一个1.8V的高速接口芯片，支持ULPI标准；USB2.0收发器通过USB HUB扩展4路USB HOST接口。CPCI总线控制系统配备了一路串口模块，采用USB接口转串口芯片；串口模块所用USB接口采用MINI USB接口。在一个可选实施例中，eMMC模块的容量为8GBytes，支持JEDEC e-MMC V5.0标准的HS-MMC接口，ARM模块与8GB EMMC模块连接数据宽度为4bit。可用于除固态硬盘外的板载存储设备存储应用程序和用户数据文件。本发明实施例通过设置第一外围模块和第二外围模块能够在保证可靠性的前提下，集成测试领域相关附加功能。
[0060] 在一个可选实施例中，CPCI总线控制系统还包括供电模块。图4为本发明实施例的供电模块工作原理图。如图4所示，供电模块包括：第一供电模块和第二供电模块。第一供电模块用于对除FPGA DDR3模块与ARM DDR3模块以外的模块进行供电。第二供电模块用于对FPGA DDR3模块和ARM DDR3模块进行供电。第一供电模块为CPCI总线控制系统提供+3.3V、+1.2V、+1.5V、+1.0V、+1.8V、+2.5V电源，上电顺序为+1.0V、+1.8V、+1.5V、+2.5V、+3.3V、+
1.2V。第二供电模块在第一供电模块的+3.3V电源启动后输出两路+1.5V电源，两路+1.5V电源分别对FPGA DDR3模块和ARM DDR3模块进行供电。第一供电模块中，+3.3V电源提供4A
电流，+2.5V电源提供3A电流，+1.8V电源提供4A电流，+1.5V电源提供4A电流，+1.2V电源提供
8A电流、+1.0V电源提供10A电流。第二供电模块中+1.5V电源提供2A电流。
[0061] 图5为本发明实施例的桥片组模块结构图。如图5所示，桥片组模块包括依次连接的高速外设互联转换(简称为PCIE Switch)模块、高速外设互联桥接(简称为PCIE Bridge)模块和外设互联桥接(简称为PCI Bridge)模块。FPGA模块优选包括内置PCIE总线控制器和内存控制器。在一个可选实施例中，二级功能模块还包括由FPGA模块控制的PCIE模块。FPGA模块控制PCIE模块。PCIE模块使用PCIE X1模式。PCIE模块通过PCIE SWITCH模块转换为X1模式的第一路PCIE资源和第二路PCIE资源；第一路PCIE资源控制固态硬盘进行读写；第二路PCIE资源通过PCIE Bridge模块转换为一路PCI资源。一路PCI资源通过PCI Bridge模块转换为6路CPCI接口控制CPCI总线。
[0062] 图6为本发明实施例的CPCI总线控制系统的启动方法，用于上述CPCI总线控制系统。包括如下步骤：
[0063] 步骤1：CPCI总线控制系统上电后，ARM模块从读写控制模块中读取一级引导(First Stage BootLoad，简称为FSBL)程序，ARM模块完成初始化。
[0064] 步骤2：FSBL程序将控制代码加载到FPGA模块。
[0065] 步骤3：FPGA模块通过控制代码启用功能模块。
[0066] 步骤4：FSBL程序控制FPGA模块从读写控制模块中读取引导加载(简称为，BootLoader)程序，并跳转执行引导加载程序。
[0067] 步骤4：BootLoader程序加载读写控制模块中的Linux
内核。
[0068] 步骤5：Linux内核初始化ARM模块控制的第一外围模块。
[0069] 步骤6：Linux内核通过ARM模块控制AXI总线。Linux内核通过ARM模块初始化FPGA模块控制的第二外围模块。
[0070] 步骤7：Linux内核根据Bootloader所配置参数，加载固态硬盘。Linux内核启动固态硬盘的根文件系统，完成CPCI总线控制系统的启动。
[0071] 在本发明实施例中，CPCI总线控制系统在设备交付运行状态和设备研制开发状态均有所接入。在设备交付运行状态，Zynq7000SOC芯片、FPGA DDR3模块、ARM DDR3模块和桥片组模块构成主要运行模块单元。Zynq7000SOC芯片中的FPGA模块与FPGA DDR3模块、存储器模块构成在二级引导程序和操作系统接入前的嵌入式控制环境。上电后，首先加载FSBL程序，然后利用Zynq7000SOC芯片上可编程的特点，嵌入CPCI总线控制代码，对CPCI总线时序采集和控制模块进行控制。在
主控制器引导操作系统启动后，主要由主控制器的SOC中的ARM模块以及ARM DDR3、存储器模块进行控制，在操作系统环境下可以运行相关设备业务程序。
[0072] 在设备研制开发状态中，设备研制开发状态主要工作在操作系统环境下，此时可以利用USB模块进行
鼠标、
键盘、U盘等低速USB设备控制，利用HDMI模块进行显示器连接、并利用串口模块、以太网模块对设备进行调试。还可以使用uSDCard模块，对设备进行引用程序和
固件的
修改与
固化。
[0073] 本发明提供的CPCI总线控制系统集成了测试领域相关的附加功能，同时降低了CPCI总线控制系统的功耗，解决了现有的CPCI总线控制系统响应慢的问题。
